「bit array」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Then, the processing part 5 changes the array sequence of the partial bit columns PC_0 to PC1_7 at random, and obtains a new command bit column C2.例文帳に追加

次に、処理部５は、部分ビット列ＰＣ１_０〜ＰＣ１_７の配列順序をランダムに変更して、新たなコマンドビット列Ｃ２を得る。 - 特許庁

To provide a bit line decoder scheme selecting one memory cell comprising two storage site in a dual bit memory cell array.例文帳に追加

デュアルビット・メモリ・セルのアレーで２つの記憶サイトを含む１つのメモリ・セルを選択するビット線デコーダ構造を提供すること。 - 特許庁

To provide a bit-line contact and formation method thereof for a vertical DRAM array, using a bit-line contact mask.例文帳に追加

ビット線コンタクト・マスクを用いてバーチカルＤＲＡＭアレイのためのビット線コンタクトを形成する方法およびビット線コンタクトを提供する。 - 特許庁

Four bit parallel data of the 0th to third bit are simultaneously delivered between a memory cell array and each I/O pin of DQ0-DQ7.例文帳に追加

ＤＱ０〜ＤＱ７の各Ｉ／Ｏピンについて、０〜３ビット目の４ビットパラレルデータがメモリセルアレイとの間で同時に受け渡される。 - 特許庁

The memory includes bit lines, word lines, and a memory cell array including memory cells provided corresponding to intersections of the bit lines and the word lines.例文帳に追加

メモリは、ビット線と、ワード線と、ビット線とワード線との交点に対応して設けられたメモリセルを含むメモリセルアレイとを備える。 - 特許庁

This attains nonvolatile memory capable of bit by bit selective erase arranged in array, thereby reducing the core area remarkably.例文帳に追加

ビットごとの選択消去が可能な不揮発性メモリをアレイ化することが可能となり、コア面積の大幅な縮小が可能となる。 - 特許庁

These voltages are supplied to bit lines BL of an array block and control gate lines CG.例文帳に追加

これらの電圧は、アレイブロックのビット線ＢＬ及びコントロールゲート線ＣＧに供給される。 - 特許庁

To efficiently arrange bit-line drivers in a memory array of a thin film magnetic storage device.例文帳に追加

薄膜磁性体記憶装置のメモリアレイにおいてビット線ドライバを効率的に配置する。 - 特許庁

THREE-DIMENSIONAL MEMORY ARRAY HAVING IMPROVED CONTACT LAYOUT OF STRING SELECTION LINE AND BIT LINE例文帳に追加

ストリング選択線及びビット線の改善されたコンタクトレイアウトを有する３次元メモリアレイ - 特許庁

To reduce the current required for a word line and a bit line in an MRAM memory array.例文帳に追加

MRAMメモリアレイにおいて、ワードラインおよびビットラインに必要とされる電流を低減させること。 - 特許庁

The memory array part is connected to the pair of bit lines, and provided on both sides outside the sense amplifier part.例文帳に追加

メモリアレイ部はビット線対に接続され、センスアンプ部の両外側に設けられる。 - 特許庁

At least one of the dummy word line and the dummy bit line is disposed outside the memory cell array.例文帳に追加

ダミーワード線及びダミービット線の少なくとも１つはメモリセルアレイの外部に配置される。 - 特許庁

sets the value of Xi to the 48-bit value specified in the array argument seed16v. 例文帳に追加

は、Xi の値を、配列の形をした引数である seed16v の中で指定された 48ビットの値に設定する。 - JM

A hierarchical memory cell array comprises: global bit lines GBL, local bit lines LBL, precharge circuits Q10 and Q11 for the global bit lines, precharge circuits Q20 for the local bit lines, and hierarchical switches Q30.例文帳に追加

階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。 - 特許庁

Then, the processing part 9 changes the array sequence of the partial bit columns PC1_0 to PC1_7 configuring the command bit column C2 so that the original command bit column C1 can be restored.例文帳に追加

そして、処理部９は、元のコマンドビット列Ｃ１が復元されるように、コマンドビット列Ｃ２を構成する部分ビット列ＰＣ１_０〜ＰＣ１_７の配列順序を変更する。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows×M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

When a bit array is operated by the integer computing unit 13 while not aiming at the value of the floating point number but aiming at its bit array, operation equivalent to the shift operation can be carried out.例文帳に追加

浮動小数点数を値として注目するのではなく、そのビット配列に注目し、ビット配列を整数演算器１３で操作することでシフト演算と同等の演算を実現する。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

A memory cell array region 10 is divided into row blocks11A, 11B for every sub-bit line 40 in which a main bit lines 30 are made to be hierarchy.例文帳に追加

メモリセルアレイ領域１０は、メインビット線３０を階層化したサブビット線４０毎にローブロック１１Ａ，１１Ｂに分割されている。 - 特許庁

To provide a semiconductor device capable of suppressing coupling noise between adjacent bit lines of a memory cell array in which a bit line configuration is hierarchized.例文帳に追加

ビット線構成が階層化されたメモリセルアレイの隣接ビット線間のカップリングノイズを抑制可能な半導体装置を提供する。 - 特許庁

In order to split the array, the most significant bit in the array is utilized to uniquely identify addresses of the first and second threads.例文帳に追加

アレイを分割するために、アレイ中の最上位ビットは、第１および第２のスレッドのアドレスを一義的に識別するのに使用される。 - 特許庁

Since only the dummy memory cell of a selected array is activated upon data reading, a charge/discharge current is not generated in a bit line of a non-selected array.例文帳に追加

データ読出時には、選択列のダミーメモリセルのみが活性化されるので、非選択列のビット線には充放電電流が発生しない。 - 特許庁

A main cell array section 71 consists of a plurality of sub array sections 71 1, 71 2,.... Global bit lines BLG n, BLG n+1,... are connected to a main bit controller 75 and reference global bit lines BLRG 1, BLRG 2,... are connected to a reference bit line controller 77.例文帳に追加

複数のサブセルアレイで構成させ、メイングローバルビットライン及び少なくとも一対の参照グローバルビットラインとを用意し、サブアレイ内でそれぞれのメイングローバルビットライン及び参照グローバルビットラインに接続されるメインローカルビットライン及び参照ローカルビットラインをグループ分けして接続した。 - 特許庁

To provide a nonvolatile semiconductor memory unit with a bit line extending on one side region of a cell array.例文帳に追加

ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置の提供 - 特許庁

To generate a constant of word length of data from finite bit array stored in an immediate data field.例文帳に追加

即値データフィールドに格納される限られたビット列から、データ語長の定数を生成する。 - 特許庁

The second load element includes an end connected with a bit line of a reference cell array within the flash memory device.例文帳に追加

第２負荷素子は、フラッシュメモリ装置内の基準セルアレイのビットラインに一端が連結される。 - 特許庁

The first load element includes an end connected with a bit line of main cell array within the flash memory device.例文帳に追加

第１負荷素子は、フラッシュメモリ装置内のメインセルアレイのビットラインに一端が連結される。 - 特許庁

Respective memory array regions 150 are provided with a plurality of bit lines and a plurality of ground lines.例文帳に追加

それぞれのメモリアレイ領域１５０は、複数ビットライン及び複数の接地線とを備える。 - 特許庁

A first and a second sense amplifiers are arranged at both sides of a bit line direction of the memory cell array, respectively.例文帳に追加

メモリセルアレイのビット線方向両側に第１、第２のセンスアンプがそれぞれ配置されている。 - 特許庁

LINE SWITCHING PHASE SHIFTER, MULTI-BIT PHASE SHIFT CIRCUIT INCLUDING IT AND PHASED ARRAY ANTENNA例文帳に追加

線路切換型移相器、それを含む多ビット移相回路およびそれを用いたフェーズドアレイアンテナ - 特許庁

A current waveform of the write word/bit line current is controlled for each chip or each memory cell array.例文帳に追加

書き込みワード／ビット線電流の電流波形は、チップ毎又はメモリセルアレイ毎に制御される。 - 特許庁

A memory device includes an array of dielectric charge trapping structure memory cells including word lines and bit lines.例文帳に追加

メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。 - 特許庁

Then, the processing part 9 performs access to a memory cell array 8 by the restored command bit column C1.例文帳に追加

次に、処理部９は、復元されたコマンドビット列Ｃ１によってメモリセルアレイ部８にアクセスする。 - 特許庁

Electrodes which function as a bit line or word line are connected mutually among each memory array.例文帳に追加

ビット線またはワード線として機能する電極が、各メモリアレイ層間で互いに接続する。 - 特許庁

To provide a mechanism for predicting a fault of the array bit line or the driver of a cache.例文帳に追加

キャッシュのアレイ・ビット線またはドライバの故障を予測するための機構を提供すること。 - 特許庁

A memory array is divided into two or more blocks in the columnar direction, and the bit lines are individually arranged to each block, then a bit line selecting circuit is prepared for selecting the bit line of the divided block.例文帳に追加

メモリセルアレイを列方向に２つ以上のブロックに分割し、各ブロックに対して個別にビット線を設け、分割したブロックのビット線を選択するビット線選択回路を備える。 - 特許庁

A control circuit 22 of the semiconductor memory 2 generates a 10 bit address with the first address information as a high order 4 bit and the second address information as a low order 6 bit, and outputs it to a memory array 21.例文帳に追加

半導体メモリ２のコントロール回路２２は、第１アドレス情報を上位４ビット、第２アドレス情報を下位６ビットとして１０ビットのアドレスを生成し、メモリアレイ２１に出力する。 - 特許庁

Since the bit line is shorter than the word line, a parasitic capacitance of the bit lines in a cell array can be decreased and its operational speed can be increased.例文帳に追加

ビットラインがワードラインよりも短くなることにより、セルアレイにおいてビットラインの寄生容量を減少させられ、動作速度を改善し得る。 - 特許庁

Striplike areas of the memory cell array extending transversely across the bit lines are reserved by a blocking layer (11) to be occupied by bit line contacts.例文帳に追加

ビット線を横切って走るメモリセルアレイのストリップ状エリアは、ビット線コンタクトによって占有されるように、ブロッキング層（１１）によって、リザーブされる。 - 特許庁

To provide a semiconductor device capable of suppressing coupling noise between adjacent global bit lines in a memory cell array with hierarchical bit line constitution.例文帳に追加

ビット線構成が階層化されたメモリセルアレイにおいて、隣接グローバルビット線間のカップリングノイズを抑制可能な半導体装置を提供する。 - 特許庁

The multi-bit non-volatile memory device includes a memory cell array that includes a plurality of memory cells, and a storage unit that is electrically connected to the memory cell array.例文帳に追加

マルチ-ビット不揮発性メモリー装置は、複数のメモリーセルを含むメモリーセルアレイとメモリーセルアレイに電気的に連結した記憶ユニットとを含む。 - 特許庁

The multiplier is constructed using an array of 4 bit Flexible Array Blocks (FABs), which could be embedded within a conventional FPGA structure. 例文帳に追加

この乗算器は、通常のFPGA構造中に埋め込まれ得る４ビットのフレキシブル配列ブロック（FABs）からなる一つの配列を使って構成される。 - コンピューター用語辞典

A memory array is divided into a plurality of cell array blocks, a bit line BL and a word line WL are continuously provided in a cell array block 11, and a memory cell is arranged at the intersection part.例文帳に追加

メモリセルアレイは複数のセルアレイブロックに分割され、その一つのセルアレイブロック１１内ではビット線ＢＬとワード線ＷＬが連続的に配設され、その交差部にメモリセルが配置される。 - 特許庁

The selecting transistor has a gate terminal operatively coupled to a word line of a memory array, a source terminal operatively coupled to a drive line of the memory array, and a drain terminal operatively coupled to a bit line of the memory array.例文帳に追加

選択トランジスタのゲート端子はメモリアレイのワード線に動作可能に接続され、ソース端子はドライブ線に動作可能に接続され、ドレイン端子はビット線に動作可能に接続される。 - 特許庁

At each bit of a circuit cell array, a rectangular output electrode (pad) 8N of its own driver output YN is formed at the shortest adjacent region of each stage 7N of the driver circuit part 7 in each bit of the circuit cell array.例文帳に追加

各ビットの信号電極８_1 〜８_N はドライバ回路部に隣接した中心線Ｌ_1 に沿うＸ方向帯状領域３３に形成され、出力電極８_i+1 〜８_N は千鳥状に配列されている。 - 特許庁