「bit array」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.例文帳に追加

プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁

Each cell array 1 has a plurality of bit lines BL arranged in the column direction, a plurality of word lines WL arranged in the row direction, two dummy word lines DWL0, DWL1, the FBC 5 arranged near intersections between the bit lines BL and the word lines WL and a dummy cell 6 arranged near the intersections between the bit lines and the word lines.例文帳に追加

各セルアレイ１は、カラム方向に配置される複数のビット線BLと、ロウ方向に配置される複数のワード線WLと、２本のダミーワード線DWL0,DWL1と、ビット線BLおよびワードWL線の交点付近に配置されるFBC５と、ビット線およびワード線の交点付近に配置されるダミーセル６とを有する。 - 特許庁

A cache memory includes a selector circuit for invalidating (fixed to 0 or 1) the MSB in the Index bit of an address for cache access, invalidates the MSB in the Index bit for entering highly reliable mode, and uses only the fist half line of a Tag array to be referred to by the index bit.例文帳に追加

キャッシュアクセスのためのアドレスのＩｎｄｅｘビットのＭＳＢを無効（０固定もしくは１固定）にするためのセレクタ回路を備え、高信頼性モードへの切替のため、ＩｎｄｅｘビットのＭＳＢを無効にし、Ｉｎｄｅｘビットが参照するＴａｇアレイの前半ラインのみ使用する。 - 特許庁

The bit array ADPCM-encoded by the primary encoder 11 is rearranged by the interleaver 12 to increase its redundancy and make the compressibility of the secondary encoder 13 higher, thereby performing conversion to a low bit rate while securing, for example, sound quality equivalent to a 5-bit quantization width.例文帳に追加

１次符号化器１１によってＡＤＰＣＭ符号化されたビット列を、インタリーバ１２によって並べ替えてその冗長度を高め、２次符号化器１３での圧縮率を上げることにより、例えば、量子化幅５ビット相当の音質を確保しつつ、低ビットレートに変換することが可能となる。 - 特許庁

A non-volatile memory 10 is constituted of plural flip-flop connected to each other end of each bit line other than a first register 11 consisting of plural flip-flop connected to each one end of each bit line 2 of a memory cell array 1, and is provided with a second register 12 for testing the discontinuity of each bit line 2.例文帳に追加

不揮発性メモリ１０は、メモリセル・アレイ１の各ビット線２の各一端と接続される複数のフリップ・フロップからなる第１レジスタ１１の他に、各ビット線２の各他端と接続される複数のフリップ・フロップからなり、各ビット線２の断線検査用の第２レジスタ１２を備えている。 - 特許庁

The memory is provided with bit lines BL0 to BL7, word lines WL0 to WL7 which are arranged to cross the bit lines BL0 to BL7 and a memory cell array 1 which is connected between the bit lines BL0 to BL7 and the word lines WL0 to WL7 and includes memory cells that hold data "1" or data "0".例文帳に追加

このメモリは、ビット線ＢＬ０〜ＢＬ７と、ビット線ＢＬ０〜ＢＬ７と交差するように配置されたワード線ＷＬ０〜ＷＬ７と、ビット線ＢＬ０〜ＢＬ７とワード線ＷＬ０〜ＷＬ７との間に接続され、データ「１」またはデータ「０」を保持するメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

A plurality of bit lines are separated into first and second bit line groups at the border of a selected memory cell column in a memory array at data write and read, and one of first and second voltages and the other are applied to the first and second bit lines groups, respectively.例文帳に追加

データ書込および読出時において、メモリアレイ内の選択メモリセル列を境界として複数のビット線を第１および第２のビット線群に分割し、第１のビット線群と第２のビット線群とをそれぞれ第１および第２の電圧の一方および他方と接続する。 - 特許庁

In another method, bit line capacity is made approximately twice as much as capacity at the time of normal use and minute potential difference between a pair of bit lines is made approximately the same as that of a normal DRAM circuit having a single array by turning on all four bit line separating switches 23-26 and performing read-out operation.例文帳に追加

他の方法では、４つのビット線分離スイッチ２３〜２６を全てオンにして読み出し動作を行うことにより、ビット線容量を通常使用時の約２倍にしてビット線対間微小電位差を、シングルセルアレイを有する通常のＤＲＡＭ回路の場合と同程度にする。 - 特許庁

A receiving side detects the unique word distributed and added to a reception signal 121, compares it with a predetermined unique word pattern, and takes out a burst signal by deinterleaving when the unique word coincides with a bit array of the unique word pattern, or when a bit error rate is equal to or less than a preset bit error rate.例文帳に追加

受信側では、受信信号１２１に分散付加されたユニークワードを検出し、予め決められたユニークワードパターンと比較し、ユニークワードパターンのビット列と一致するかまたは予め設定されたビット誤り率以下の場合に、デインタリーブを施してバースト信号を取り出す。 - 特許庁

The semiconductor storage has, a memory array 100 having memory cells M11-Mnm, a bit line charge and discharge circuit 102, a bit line selection circuit 103, and a load circuit 105 connected between a data line DL connected to the bit line selection circuit 103 and a sense amplifier 104.例文帳に追加

この半導体記憶装置は、メモリセルＭ１１〜Ｍｎｍを有するメモリセルアレイ１００とビット線充放電回路１０２とビット線選択回路１０３と、ビット線選択回路１０３に接続されたデータ線ＤＬとセンスアンプ１０４との間に接続された負荷回路１０５を備える。 - 特許庁

The property that pixels having a value 1 and a value 0 are different in arrangement between the two kinds of array substitution images is used to embed 1-bit discrimination information in respective array substitution images, and image data of array substitution images having the discrimination information embedded are outputted to obtain printed matter.例文帳に追加

前記二種類の配列置換画像の間で１の値の画素と０の値の画素の配置が異なる性質を利用して各配列置換画像に１ビットの識別情報を埋め込み、識別情報を埋め込んだ配列置換画像の画像データを出力して印刷物を得る。 - 特許庁

Shift means shifts in advance the data array written by the writing means by the bit number by which a border between first data and second data constituting the data array corresponds to the one of word borders of a register when the data array is written by the writing means.例文帳に追加

シフト手段は、書込手段により前記データ列が書き込まれたときに、前記データ列を構成する第１のデータおよび第２のデータの境界がレジスタのワード境界に一致するようなビット数だけ、書込手段により書き込まれる前記データ列を予めシフトさせる。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction.例文帳に追加

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 - 特許庁

A semiconductor memory device is constituted so that main bit lines 31 or main word lines 32 are arranged so as to cross perpendicularly to bit lines 22 or word lines 29 and a main bit line selector 35 or a main word line selector 38 is arranged at the outside of a memory cell array 16 for selecting a main bit line or a main word line.例文帳に追加

ビット線２２またはワード線２９に直交するようにメインビット線３１またはメインワード線３２を配置して、メインビット線またはワードビット線を選択するためのメモリセルアレイ１６の外側にメインビット線セレクタ３５またはメインワード線セレクタ３８をメモリセルアレイの外側に配置するように、半導体記憶装置１０を構成する。 - 特許庁

A plurality of sense amplifier array 4 is provided between cell arrays, connected to a pair of bit lines, and have a plurality of sense amplifiers arranged in the row direction.例文帳に追加

複数のセンスアンプアレイ４はセルアレイ３の相互間にそれぞれ設けられ、ビット線対に接続され、行方向に配置された複数のセンスアンプを有している。 - 特許庁

A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.例文帳に追加

メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁

A sub-bit line SBL in a sub-array 12 is connected to power source voltage via a first transistor PC1, and connected to ground voltage via a second transistor NC1.例文帳に追加

サブアレイ１２内の副ビット線ＳＢＬは、第１のトランジスタＰＣ１を介して電源電圧に、第２のトランジスタＮＣ１を介して接地電圧に接続される。 - 特許庁

The nonvolatile memory array has word lines arranged at intervals of a sub-F (sub-minimum characteristic size F) width, and bit lines substantially perpendicular to the word lines.例文帳に追加

不揮発性メモリアレイは、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、該ワード線にほぼ垂直なビット線とを有する。 - 特許庁

To provide a memory array circuit which corresponds to a nonvolatile memory device for storing two-bit data in one memory cell, and can perform high speed reading operation.例文帳に追加

１メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応し、かつ高速な読み出し動作が可能なメモリアレイ回路を提供する。 - 特許庁

To provide a semiconductor memory device which allows improvement in area efficiency by constituting an end memory mat in compact size, in array structure of an open bit line system.例文帳に追加

オープンビット線方式のアレイ構成において端メモリマットを小型のサイズで構成し面積効率の向上が可能な半導体記憶装置を提供する。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array MA configured by arraying memory cells MC; word lines WL; bit lines BL, and a control circuit 3.例文帳に追加

不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイＭＡと、ワード線ＷＬと、ビット線ＢＬと、制御回路３とを備える。 - 特許庁

A memory cell array 1 includes a plurality of memory cells arranged in rows and columns and a plurality of word lines and a plurality of bit lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、複数のメモリセルが行及び列に配置され、前記メモリセルに接続される複数のワード線及び複数のビット線を有する。 - 特許庁

The first and the second bit lines are pre-charged to a power supply voltage for array via a sense amplifier before/after a read, write or refresh operation.例文帳に追加

前記第１及び第２ビットラインは読み出し／書き込み／リフレッシュ動作が実行される前後に感知増幅器を通じてアレイ用電源電圧にプリチャージされる。 - 特許庁

The device has a memory cell array having a plurality of CMOS static type memory cells provided at the intersections of a plurality of word lines and a plurality of complementary bit lines.例文帳に追加

複数のワード線と複数の相補ビット線の交差部に設けられた複数のＣＭＯＳスタティック型メモリセルを有するメモリセルアレイを有する。 - 特許庁

To optimize the internal data readout timing by varying the electric potential of a dummy bit line at a high speed, independently of the structure of a memory cell array, in a semiconductor storage device.例文帳に追加

半導体記憶装置において、メモリセルアレイ構成にかかわらず、高速でダミービット線の電位を変化させて、内部データ読出タイミングを最適化する。 - 特許庁

Each of program units PU0-PU2 arranged being adjacent to a memory cell array 10 stores every one bit of redundancy information required for replacement relieving.例文帳に追加

メモリアレイ１０に隣接して配置されたプログラムユニットＰＵ０〜ＰＵ２の各々は、置換救済に必要な冗長情報の１ビットずつを記憶する。 - 特許庁

To provide a semiconductor memory device in which read and write operation can be performed by access of only one time, even when data of bit width toward a memory cell array are read and writen from an address on a middle way.例文帳に追加

途中のアドレスからメモリセルアレイの行方向のビット幅分のデータを読み書きする場合でも、１回のアクセスでよい半導体記憶装置を得る。 - 特許庁

To provide a non-volatile memory device which includes a three-dimensional cross-point variable resistance memory array, having common connections for common bit line, common word line etc.例文帳に追加

共用ビット線や共用ワード線等の共用接続を備える３次元クロスポイント型可変抵抗メモリアレイを備えた不揮発性記憶装置を提供する。 - 特許庁

A memory cell array block 310 of the MRAM 300 is arrayed with a plurality of magnetic memory cells 311 at the intersection points of word lines, digit lines and bit lines.例文帳に追加

ＭＲＡＭ３００の、メモリセルアレイブロック３１０には、ワードライン、デジットライン、及びビットラインの交差点に複数個の磁気メモリセル３１１が配列される。 - 特許庁

A memory cell array is provided with one common line (CL<0>-CL<1>) per two bit lines (BL<0>-BL<3>) and a memory cell of an adjacent column shares the common line.例文帳に追加

メモリセルアレイにおいて、２つのビット線（ＢＬ＜０＞−ＢＬ＜３＞）あたり１つのコモン線（ＣＬ＜０＞−ＣＬ＜１＞）を設け、隣接列のメモリセルでコモン線を共有する。 - 特許庁

Data on the internal datum bus 12 are modified by a modification circuit 18 according to the lowest position bit of an address and are written on the memory array 2.例文帳に追加

このとき、アドレスの最下位ビット（ＡＬＳＢ）に従って、内部データバス１２上のデータを修飾回路（１８）により修飾してメモリアレイ２に再書込する。 - 特許庁

METHOD FOR FORMING NONVOLATILE MEMORY CELL HAVING TREATED DIELECTRIC AT LOW TEMPERATURE BETWEEN WORD LINES AND BIT LINES, AND NONVOLATILE MEMORY ARRAY INCLUDING SUCH MEMORY CELL例文帳に追加

ワード線とビット線間に低温形成した誘電体のある不揮発性メモリーセルを形成する方法およびそのようなメモリーセルを有する不揮発性メモリーアレイ - 特許庁

Thereby, in the orthogonal memory cell array (110), the effective data can be stored in different entries according to the bit width of the effective data.例文帳に追加

これにより、直交メモリセルアレイ（１１０）においては、有効データのビット幅に応じて異なるエントリに有効データをそれぞれ格納することができる。 - 特許庁

A dummy region having a dummy bit line set to a prescribed voltage at least in the operation of the memory cell array is formed between memory regions.例文帳に追加

メモリ領域の間には、少なくともメモリセルアレイの動作時に所定の電圧に設定されるダミービット線を有するダミー領域が形成されている。 - 特許庁

In a memory cell array of MRAM, a regular memory cell stores one bit per one cell by comparing it with a reference memory cell holding a reference value.例文帳に追加

ＭＲＡＭのメモリセルアレイにおいて、正規メモリセルは参照値を保持する参照メモリセルと比較することにより、１セルあたり１ビットを記憶させる。 - 特許庁

The technology which compensates variation of threshold voltage of a memory cell in the array by applying a different bias condition to a selected bit line is disclosed.例文帳に追加

異なるバイアス条件を選択されたビット線に適用することによりアレイ内のメモリセルの閾値電圧のばらつき補償する技術を開示する。 - 特許庁

To increase utilizable memory capacity by utilizing the conventional dummy array in a semiconductor memory device having open bit line structure for data storage.例文帳に追加

開放ビット線構造を持つ半導体記憶装置における従来のダミーアレイをデータ記憶に活用し、以て利用可能なメモリ容量を増大させる。 - 特許庁

A read gate RG of a selected memory cell array drives the voltage of read data buses RDB and /RDB depending on the voltage of the bit lines BL and /BL.例文帳に追加

選択されたメモリセル列において、リードゲートＲＧは、ビット線ＢＬおよび／ＢＬの電圧に応じて、読出データバスＲＤＢおよび／ＲＤＢの電圧を駆動する。 - 特許庁

A P channel type amplifier P_chAMP1 and memory cells constituting a memory cell array MCA1 are connected to the pair of bit lines BL1 and XBL1.例文帳に追加

ビット線対ＢＬ１及びＸＢＬ１には、Ｐチャネル型アンプＰ_ｃｈＡＭＰ１と、メモリセルアレイＭＣＡ１を構成するメモリセルとが接続されている。 - 特許庁

On the display item of a data part 3, data in a bit array are laterally arranged easily to read by converting the hexadecimal display of received data to binary display.例文帳に追加

データ部３の表示項目には、ビット配列されたデータが、受信データの１６進表示を２進表示に変換して読み替えやすいように横に並べられる。 - 特許庁

A memory cell array 1 is connected to word lines WL and a bit line BL and constituted so that a plurality of serially connected memory cells are arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

In a memory cell array 1, a plurality of memory cells storing a plurality of bits are connected to a plurality of word lines and a plurality of bit lines, and they are arranged in a matrix state.例文帳に追加

メモリセルアレイ１は、複数のビットを記憶する複数のメモリセルが複数のワード線及び複数のビット線に接続され、マトリックス状に配置されている。 - 特許庁

To obtain a minute capacity measuring apparatus which can measure capacity of a bit line, a word line, or the like specifying an address of a memory cell array of a DRAM or the like.例文帳に追加

ＤＲＡＭ等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定することができる微小容量測定装置を得る。 - 特許庁