「bit array」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

Memory cells including phase-change elements arranged in an intersection part of a bit line and word line are provided in a memory cell array 18.例文帳に追加

ビット線とワード線の交差部に備えられる、相変化素子を含むメモリセルをメモリセルアレイ１８内に備える。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

The connection regions 411 are formed throughout the memory array comprising four cells which are connected to one bit line.例文帳に追加

接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。 - 特許庁

To provide a method and device for performing the configuration of both a PLD array and an embedded logic from a single serial bit stream.例文帳に追加

ＰＬＤコアのコンフィグレーションに加えて、埋め込みロジック・デバイスのセット・アップを行うための方法を提供する。 - 特許庁

To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.例文帳に追加

高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁

The bit line BL is connected to the drain region of a memory cell which constitutes an NOR cell array (not shown).例文帳に追加

ビット線ＢＬは図示しないＮＯＲ型セルアレイを構成するメモリセルのドレイン領域に接続されている。 - 特許庁

NON-VOLATILE MEMORY DEVICE, MEMORY ARRAY, AND METHOD FOR STORING CODED INFORMATION IN NON-VOLATILE MEMORY AS INFORMATION BIT例文帳に追加

不揮発性メモリデバイス、メモリアレイ、および、不揮発性メモリに情報ビットとしてコード化された情報を記憶する方法 - 特許庁

The power regeneration circuit 10 regenerates the electric power which is accumulated in the bit line of the memory cell array 2 and discharged.例文帳に追加

電力回生回路１０は、メモリセルアレイ２のビット線に蓄積され、放電された電力を回生する。 - 特許庁

METHOD, APPARATUS, AND PROGRAM FOR CACHE THRESHOLD PROCESSING FOR PREDICTIVELY REPORTING FAULT OF ARRAY BIT LINE OR DRIVER例文帳に追加

アレイ・ビット線またはドライバの故障を予測報告するための、キャッシュしきい値処理の方法、装置、およびプログラム - 特許庁

The pixel array part 1 has an area gradation pixel structure where each pixel is constituted of a plurality of one-bit memories.例文帳に追加

画素アレイ部１は、複数の１ビットメモリで各画素を構成した面積階調画素構造になっている。 - 特許庁

Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.例文帳に追加

ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁

The array blocks included word lines, memory cells, bit lines, dummy word lines DWL0, DWL1, and transistors 1a, 1b.例文帳に追加

アレイブロックは、ワード線、メモリセル、ビット線、ダミーワード線ＤＷＬ０，ＤＷＬ１、およびトランジスタ１ａ，１ｂを含む。 - 特許庁

The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.例文帳に追加

ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁

To provide a method for selecting a twin MONOS metal bit line array giving the number to it.例文帳に追加

ツインＭＯＮＯＳの金属ビット線メモリ・アレーに番号を付けて選択する方法を提供することを目的とする。 - 特許庁

For a value of a multilevel pixel 200, one of 350-255 is selected from a stored bit mask array 350-0.例文帳に追加

マルチレベル画素２００の値は、記憶されたビットマスクアレイ３５０−０から３５０−２５５の一つを選択する。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.例文帳に追加

バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁

To provide an integrated circuit memory array in which an operation mode of a single memory cell for each one bit or an operation mode of memory cells of two pieces or more for each one bit is easily switched.例文帳に追加

１ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを提供する。 - 特許庁

This cause an application of high power, via a sense line (302, 303), to an addressed bit (320) in the memory array (325) and causes write operation to be applied to the addressed bit.例文帳に追加

これにより、メモリアレイ(325)のアドレス指定されたビット(320)にセンス線(302,303)を介して大電力が印加され、そのアドレス指定されたビットに対して書き込み操作が行われる。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

The semiconductor device includes, above the memory cell array, a plurality of bit lines extending along the first direction, connected to a plurality of bit line contact regions, and arranged successively in the second direction.例文帳に追加

メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。 - 特許庁

A main data bus (1) used commonly for first and second data bit width and a main data bus (2) used only for the second data bit width are arranged for a memory array.例文帳に追加

メモリアレイに対して、第１および第２のデータビット幅に対し共通に用いられるメインデータバス（１）と、第２のデータビット幅においてのみ用いられるメインデータバス（２）を配置する。 - 特許庁

A semiconductor memory device is provided with a memory array section 1, word lines 2, memory cells 3, bit lines 4, sense amplifiers 5, dummy bit lines 6, dummy memory cells 7, and a plurality of dummy sense amplifiers 8a, 8b, 8c.例文帳に追加

半導体記憶装置に、メモリアレイ部１、ワード線２、メモリセル３、ビット線４、センスアンプ５、ダミービット線６、ダミーメモリセル７、および複数のダミーセンスアンプ８ａ，ｂ，ｃを設ける。 - 特許庁

A read cache status is compared with update data, and it is determined that registered contents are cleared when an effective bit is changed from an effective bit to an ineffective bit to output a snoop bus request for "clearing a duplicated address array contents".例文帳に追加

読み出されたキャッシュステータスと更新データとを比較し、有効ビットが有効から無効に変化した場合は登録内容をクリアしたと判断し、「複製アドレスアレイ内容をクリア」するスヌープバス要求を発行する。 - 特許庁

The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

Spare memory array block is configured to be selected by the 12-bit row address of 4K cycle out of the 13-bit row address of 8K cycle excluding the most significant row address bit RA13.例文帳に追加

予備メモリアレイブロックは８ＫサイクルのロウアドレスＲＡ１〜ＲＡ１３に対応する１３ビットのロウアドレスのうち最上位ロウアドレスＲＡ１３を除く４Ｋサイクル分の１２ビットのロウアドレスによって選択されるように構成する。 - 特許庁

In the sub-arrays 8, 8 located on the left and right sides of the sense amplifier column 7, pairs of complementary bit lines are formed by bit lines on the same array, (BL0, NBL0) to (BLn, NBLn) to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

A reference cell sub-array 200 having: a plurality of reference cells 205 arranged in rows and columns; a bit lines couple consisting of bit lines 207, 208; and a connection section 270 connecting the bit lines 207, 208 each other, is included.例文帳に追加

行方向および列方向に並んだ複数のリファレンスセル２０５と、ビット線２０７，２０８からなるビット線対と、ビット線２０７，２０８同士を繋ぐ連結部２７０とを有するリファレンスセルサブアレイ２００を備える。 - 特許庁

To provide a novel nonvolatile memory array structure capable of facilitating a test process of the nonvolatile memory array by forming an open circuit between an abnormally functioning bit line and a sense amplifier.例文帳に追加

機能異常のビット線とセンス増幅器の間を開路にして、不揮発性メモリアレイのテスト工程を簡便化し得る新規の不揮発性メモリアレイ構造を提供する。 - 特許庁

FLOATING GATE HAVING BURIED BIT LINE AND RAISED SOURCE LINE, SELF-ALIGNMENT METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF MEMORY CELL, AND MEMORY ARRAY FORMED BY THAT METHOD例文帳に追加

埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 - 特許庁

One bit is recorded to two magneto-resistance effect film which are stacked so that one is a magnetism array with large resistance and the other is a magnetism array with small resistance.例文帳に追加

積層された２つの磁気抵抗効果膜に１ビットを記録し、このとき一方を抵抗が高くなる磁化配列、他方を抵抗が低くなる磁化配列とする。 - 特許庁

The three-dimensional cross-point type variable resistance memory array has a current detector 32, connected with a bit line to read memory bits of a memory cell 30 and is configured as a multi-layer memory array.例文帳に追加

３次元クロスポイント型可変抵抗メモリアレイは、メモリセル３０の記憶ビットを読み出すビット線と接続する電流検知器３２を備え、多層メモリアレイとして構成される。 - 特許庁

A bit line group 43 extending from a sense amplifier 33-1 corresponding to the sub-cell array 41-1 to the sense amplifier 33-2 corresponding to the sub-cell array 41-2 is divided on its midway, and divided into bit line groups 43-1 and 43-2.例文帳に追加

サブセルアレイ４１−１に対応するセンスアンプ３３−１からサブセルアレイ４１−２に対応するセンスアンプ３３−２へ延びたビット線群４３が途中で分断され、ビット線群４３−１，４３−２に分けられている。 - 特許庁

A control signal supplied to a cell array selection transistor, a sense amplifier bit line pre-charge transistor, and their gates is set so that potential variation applied to a pair of cell array bit lines is canceled when a state of each transistor is caused to transition.例文帳に追加

セルアレイ選択トランジスタとセンスアンプビット線プリチャージトランジスタとそれらのゲートに供給される制御信号は、各トランジスタの状態が遷移する時にセルアレイビット線対に及ぼす電位変動を相殺するように設定されている。 - 特許庁

First switches 61, 72, and 73 supply the 1st voltage generated by the constant voltage generator circuit 71 to a 2nd bit line disposed close to a 1st bit line, the well where the memory cell array is formed, and the source line of the memory cell array, when reading the memory cell connected to the 1st bit line among the bit lines.例文帳に追加

複数の第１のスイッチ６１，７２，７３は、ビット線のうち第１のビット線に接続されたメモリセルから読み出し動作を行なう場合、第１ビット線に隣接して配置された第２のビット線と、メモリセルアレイが形成されたウェルと、メモリセルアレイのソース線に、定電圧発生回路７１により発生された第１の電圧を供給する。 - 特許庁

STRUCTURE OF BUILT-IN DRAM WITH VERTICAL DEVICE ARRAY AND BORDERED BIT LINE CONTACT, AND MANUFACTURING METHOD OF DRAM例文帳に追加

垂直デバイス・アレイおよび境界付きビット線コンタクトを有する組込みＤＲＡＭの構造およびＤＲＡＭを作成する方法 - 特許庁

This semiconductor memory is provided with plural redundant column cell arrays for replacing a defective bit line for a memory cell array 101.例文帳に追加

メモリセルアレイ１０１に対してその不良ビット線を置換するための複数カラムの冗長セルアレイ２０１を備える。 - 特許庁

A memory cell array 10 includes memory cells MC arranged at an intersection of a word line WL and a bit line pair BL, /BL.例文帳に追加

メモリセルアレイ１０は、ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に設けられたメモリセルＭＣを配列してなる。 - 特許庁

To shorten the time to detect fail bits by identifying the fail bit areas at high speed in the memory cell array of a NAND flash memory.例文帳に追加

NAND型フラッシュメモリにおいて、メモリセルアレイ中のフェイルビット箇所を高速に同定し、フェイルビット検知時間を短縮する。 - 特許庁

A dual port DRAM cell of a memory cell array circuit 110 has two ports and a bit line is connected to each of the ports.例文帳に追加

メモリセルアレイ回路１１０のデュアルポートＤＲＡＭセルは２つのポートを有し、各ポートにビット線が接続されている。 - 特許庁

A memory array 10 is divided into a plurality of memory blocks BLK1-BLKJ each having a plurality of pairs of bit lines.例文帳に追加

メモリアレイ１０は、各々が複数のビット線対を有する複数のメモリブロックＢＬＫ１〜ＢＬＫＪに分割される。 - 特許庁

To realize a communication method and an apparatus using an array type multibeam antenna being excellent in a distortion characteristic and a bit error rate characteristic.例文帳に追加

歪特性、ビットエラーレイト特性の良好なアレー型マルチビームアンテナを用いた通信方法および装置を実現する。 - 特許庁

The whole pixel array part 1 is divided into pixel blocks consisting of plural pixels, and one-bit memory rewrite is performed in block units.例文帳に追加

画素アレイ部１全体を複数の画素からなる画素ブロックに区分けし、ブロック単位で１ビットメモリの書き換えを行う。 - 特許庁

In a memory cell array 1, a plurality of control areas CA are formed in the direction orthogonal to the direction of extension of a bit line.例文帳に追加

メモリセルアレイ１は、ビット線の延びる方向と直交する方向に複数の制御領域ＣＡを形成する。 - 特許庁

The programmable memory cell is formed useful in a memory array having column bit lines and row word lines.例文帳に追加

カラムビット線およびロウワード線を有するメモリアレイ中で用いられるように形成されたプログラム可能メモリセルが開示される。 - 特許庁