「bitline」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a ferroelectric memory capable of generating stable bitline potential regardless of the capacitance value of the bitline.例文帳に追加

ビット線の容量値にかかわらず、安定したビット線電位を生成することができる強誘電体メモリを提供することを課題とする。 - 特許庁

The bitline and the sense amplifier are selectively connected to a logic input circuit by the bitline pair, moreover, the bit line pair is constituted so that it connects the true bitline and the complementary bitline before wordline activation related to a cell selected for writing operation.例文帳に追加

ビットスイッチ対は、ビットラインおよび前記センス増幅器を論理入力回路に選択的に結合し、さらに、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、論理入力回路を真ビットラインおよび相補ビットラインに結合するように構成されている。 - 特許庁

The precharge circuit precharges the bitline by using the boosted voltage after precharging the bitline by using supply voltage.例文帳に追加

前記プリチャージ回路は、前記電源電圧を用いて前記ビットラインをプリチャージした後に、前記昇圧電圧を用いて前記ビットラインをプリチャージする。 - 特許庁

To reduce an area occupied by a direct peripheral circuit (sense amplifier, word shunt, etc.) in a large capacity DRAM having a memory cell with a COB (Capacitor Over Bitline) structure.例文帳に追加

ＣＯＢ(Capacitor Over Bitline)構造のメモリセルを有する大容量ＤＲＡＭにおいて、直接周辺回路（センスアンプ、ワードシャント等）の占有面積を縮小する。 - 特許庁

To provide a DRAM array employing a small vertical transistor of bitline capacitance.例文帳に追加

ビット線キャパシタンスの小さな垂直トランジスタを用いたＤＲＡＭアレイを提供する。 - 特許庁

Each memory cell includes a phase-change material and a diode, and is connected to a bitline.例文帳に追加

前記メモリセルは、相変化物質及びダイオードを含み、ビットラインに接続される。 - 特許庁

A control circuit of a memory array device that has one or two related memory cells includes a true bitline connected to one or two memory cells and a complementary bitline.例文帳に追加

関連した１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイスの制御回路は、１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。 - 特許庁

The sense amplifier of the memory cell corresponding to the overlappingly selected bitline is disabled.例文帳に追加

前記重複して選択されるビットラインに対応するメモリセルのセンスアンプをディスエーブルさせる。 - 特許庁

REDUNDANCY CIRCUITS OF MEMORY DEVICES HAVING TWIST BITLINE SCHEME AND METHOD OF REPAIRING DEFECTIVE CELL例文帳に追加

ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 - 特許庁

The bias circuit supplies a read current to the bitline by means of the boosted voltage.例文帳に追加

前記バイアス回路は前記昇圧電圧を用いて前記ビットラインに読み出し電流を提供する。 - 特許庁

To provide a semiconductor memory device having an open bitline structure from which an edge dummy memory cell block is removed.例文帳に追加

エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。 - 特許庁

By this constitution, an influence of a coupling capacitance generated in the bitline setup process and the process for loading the data to the bitline is reduced, and a fail phenomenon of the program can be prevented.例文帳に追加

本発明によると、ビットラインセットアップ過程及びビットラインにデータをローディングする過程で発生するカップリングキャパシタンスの影響を減らすことができ、プログラムのフェイル現象を防止することができる。 - 特許庁

In a bitline setup process at the programming operation and a process for loading the data stored in the page buffer to the bitline, all bitlines are not set up at the same time but successively set up with the specified unit.例文帳に追加

本発明はプログラム動作時ビットラインセットアップ過程とページバッファに貯蔵されたデータをビットラインにローディングする過程ですべてのビットラインを同時にセットアップせず、一定の単位で順にセットアップする。 - 特許庁

To provide a redundancy circuit of a memory apparatus having twist bitline scheme, and a method of repairing defective cells.例文帳に追加

ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法を提供する。 - 特許庁

A memory cell array block in the memory apparatus which is divided basing a twist bitline as reference is addressed in a block address.例文帳に追加

ツイストビットラインを基準に分けられるメモリ装置内のメモリセルアレイブロックがブロックアドレスによりアドレッシングされる。 - 特許庁

To provide a semiconductor device having an embedded bitline capable of achieving high speed operation, and to provide a method of manufacturing the same.例文帳に追加

本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。 - 特許庁

To achieve the above goals, the magnetoresistive RAM in this invention is connected to a bitline and equipped with a multiple data detector circuit to detect the multiple data based on difference of a direction of magnetic polarization after the electric current transmitted from the MRAM cell connected to the above bitline is converted to voltage.例文帳に追加

このような目的を達成するための本発明に係る磁気抵抗ラムは、ビットラインに連結され、前記ビットラインに接続されたＭＲＡＭセルから伝達される電流を電圧に変換した後、磁気分極方向の差による多重データを検出する多重データ検出回路を備える。 - 特許庁

To provide a ferroelectric memory which is made to improve a bitline sensing margin by reducing capacitance between bitlines, and to provide its driving method.例文帳に追加

ビットライン間のキャパシタンスを減らしてビットラインセンシングマージンを向上させるようにした強誘電体メモリ及びその駆動方法を提供する。 - 特許庁

To provide a ferroelectric semiconductor memory device with COB (Capacitor Over Bitline) structure, which reduces a square of peripheral area of the ferroelectric film where a signal is deteriorated.例文帳に追加

ＣＯＢ構造の強誘電体半導体メモリにおいて、信号劣化が発生する強誘電体膜の周辺領域の面積を減らす。 - 特許庁

The sense amplifier compares a voltage of the bitline with a reference voltage by means of the boosted voltage, and reads data from the memory cell.例文帳に追加

前記センスアンプは、前記昇圧電圧を用いて前記ビットラインの電圧と基準電圧とを比較し、前記メモリセルに保持されたデータを読み出す。 - 特許庁

Whether to enable the word line of a memory cell corresponding to a bitline overlappingly selected by the replacement by the redundancy cell is decided.例文帳に追加

前記リダンダンシーセルへの代替によって重複して選択されるビットラインに対応するメモリセルのワードラインをイネーブルさせるか否かを決定する。 - 特許庁

The stacked nonvolatile memory device comprises a plurality of bitline layers 110 and 130 and word line layers 120 and 140 stacked on top of each other.例文帳に追加

積層型不揮発性メモリデバイスは、お互いの上に積層された複数のビットライン１１０，１３０およびワードライン層１２０，１４０を含む。 - 特許庁

Thereby, since the plurality of memory cell array blocks in which the twisted bitline is arranged share one redundancy circuit, the chip area of the memory apparatus is not extended.例文帳に追加

これにより、ツイストされたビットラインが配列された複数のメモリセルアレイブロックが、一つの冗長回路を共有するためにメモリ装置のチップ面積を広げない。 - 特許庁

The bitline layers 110 and 130 comprise a plurality of bitlines that can be formed using advanced processing techniques making fabrication of the device efficient and cost effective.例文帳に追加

ビットライン層１１０，１３０は、前記デバイスの製造を効率的かつ費用効率の良いものとする進歩した加工技術を利用して形成されうる複数のビットラインを含む。 - 特許庁

The cell comprises a select transistor having a gate, a source, and a drain, the gate is connected to said write bitline, the source is connected to a floating point node, and the drain is connected to a row wordline.例文帳に追加

該セルは、ゲート、ソース及びドレーンを有するセレクトトランジスタを含み、ゲートは書込みビットラインに接続され、ソースは浮動点ノードに接続され、ドレーンは行ワードラインに接続されている。 - 特許庁

The PFET current source is automatically adjusted to place the NFET amplifier in an operating range to provide maximum amplification of a small signal, superimposed on a bitline precharge voltage.例文帳に追加

ＰＦＥＴ電流源は、ビット線プリチャージ電圧に重ねられる小さい信号の最大限の増幅をもたらす動作範囲にＮＦＥＴ増幅器を置くように自動的に調節される。 - 特許庁

The method for programming the NAND-type flash memory device comprises a first process for applying first voltage to one or more unselected wordlines, a second process for applying a predetermined bitline voltage to an unselected bitline, and a third process for applying a second voltage to the un-selected wordlines and applying a third voltage to a selected wordline out of the wordlines.例文帳に追加

ナンド型フラッシュメモリ装置で、プログラミング法は、ワードラインのうち一つ以上の非選択のワードラインに第１電圧を印加する第１過程と、ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加する第２過程と、前記非選択のワードラインには第２電圧、前記ワードラインのうち選択されたワードラインには第３電圧を印加する第３過程とを備える。 - 特許庁

A DRAM array comprising DRAM cells employing the vertical transistor increases electrical reliability and reduces the bitline capacitance by the use of an asymmetric structure in connection between a wordline 310 and the transistor.例文帳に追加

垂直トランジスタを用いるＤＲＡＭセルを有するＤＲＡＭアレイは、ワード線３１０とトランジスタとの間の接続に非対称構造を用いることによって電気的信頼性を高め、ビット線キャパシタンスを減らす。 - 特許庁

Herewith, complementary data corresponding to the data on the data line CLi is obtained on the bitline BLi and bit line /BLi so that the complementary data can be given to a pair of bit lines BLi and /BLi by using a single data line CLi.例文帳に追加

これにより、ビット線ＢＬｉとビット線／ＢＬｉに、データ線ＣＬｉ上のデータに対応した相補的なデータが与えられるので、１本のデータ線ＣＬｉを使用してビット線対ＢＬｉ，／ＢＬｉに相補的なデータを与えることができる。 - 特許庁

This NAND flash memory device includes a cell array connected to a plurality of bitlines, a page buffer for storing data to be programmed in the cell array, and a bitline setup circuit for successively setting up the plurality of bitlines with a specified unit in accordance with the data stored in the page buffer.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は複数個のビットラインに連結されるセルアレイと、前記セルアレイにプログラムされるデータを貯蔵するページバッファと、前記ページバッファに貯蔵されたデータに応じて複数個のビットラインを一定の単位で順にセットアップするビットラインセットアップ回路とを含む。 - 特許庁

On a first impurity diffused layer 24 which serves as one of the source/drain regions and also serves as a bitline, a first semiconductor layer 11, a channel semiconductor layer 12, and a second electrically conductive layer 13 which serves as the other of the source/drain regions and also serves as a storage node 26, are formed.例文帳に追加

ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。 - 特許庁

The device comprises a plurality of analytic fields, disposed on a predetermined region of a semiconductor substrate, semiconductor transistors arranged in the analytic fields to form an array structure, and wordline and bitline structures, arranged on the analytic fields, connecting the semiconductor transistors with each other in a horizontal direction and a vertical direction.例文帳に追加

本発明の装置は、半導体基板の所定領域に配置された複数の分析領域と、アレイ構造を形成しつつ分析領域に配置される半導体トランジスタと、分析領域に配置されて、半導体トランジスタを横方向及び縦方向に連結するワードライン及びビットライン構造体と、を含む。 - 特許庁

To provide a nonvolatile ferroelectric memory which can enhance a chip working speed by reducing bitline capacitance, and to provide a method for driving the nonvolatile ferroelectric memory by which pre-charge time can be reduced, by performing a write operation even in an active area through composing a chip which can work under low voltage by a self boost operation.例文帳に追加

ビットラインキャパシタンスを減少させて、チップ動作速度を改善できる強誘電体メモリを提供し、また、セルフブースト動作によって低電圧でも動作することができるチップを構成し、アクティブ領域でも書込み動作を行うことにより、プリチャージタイムを減らすことができる強誘電体メモリの駆動方法を提供する。 - 特許庁