「buffer capacitor」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Besides, a base of a second transistor TR3 of the differential amplifier is grounded via a capacitor C7 and connected to an emitter of a buffer transistor TR5 via a resistor R13, and its terminal becomes a forward output (OUT).例文帳に追加

また、差動増幅器の第２のトランジスタＴＲ３のベースをコンデンサＣ７を介して接地すると共に、抵抗Ｒ１３を介してバッファトランジスタＴＲ５のエミッタに接続され、その端子が正転出力（ＯＵＴ）となる。 - 特許庁

A memory cell structure, without the need for a capacitor is formed of a laminated structure, composed of a metal 1/an insulation film 2/n-type silicon 3/an n-type delta doped layer 4/a non-doped buffer layer 5/a p-type delta doped layer 6/p-type silicon 7.例文帳に追加

キャパシタの不要なメモリセル構造を、金属１／絶縁膜２／ｎ型シリコン３／ｎ型デルタドープ層４／ノンドープバッファ層５／ｐ型デルタドープ層６／ｐ型シリコン７からなる積層構造によって形成する。 - 特許庁

The buffer membrane formed by using a polymer composition having the above composition has an ashing property to reduce the step for forming a pattern of a semiconductor element and a capacitor and maximize the process efficiency.例文帳に追加

このような組成を有する高分子組成物で形成されたバッファ膜は半導体素子のパターン及びキャパシタを形成する工程の縮小及び工程効率を極大化させることができるアッシング特性を有する。 - 特許庁

A pre-amplifier 4 subtracts the vibration detecting signal via the buffer circuit 6 from an audio detecting signal, that a capacitor microphone ECM outputs, and cancels a noise component generated in the audio detecting signal by the mechanical vibration.例文帳に追加

プリアンプ４は、コンデンサマイクＥＣＭが出力する音声検出信号から、バッファ回路６を介した振動検出信号を差し引いて、機械的振動によって音声検出信号に生じるノイズ成分を相殺する。 - 特許庁

The offset-canceling circuit is provided with an inverting amplifier circuit 6, a capacitor 8 for storing an offset voltage, a buffer amplifier 9 and a subtractor 21 or the like, in order to eliminate an offset voltage produced by a noninverting amplifier circuit 4 and an inverting amplifier circuit 5.例文帳に追加

非反転増幅回路４と反転増幅回路５で発生するオフセット電圧を除去するために、反転増幅回路６、オフセット電圧保持用のコンデンサ８、バッファアンプ９、減算回路２１などを備えている。 - 特許庁

The charging circuit for a noise pass capacitor comprising a capacitor with one end connected between a reference voltage source and an error amplifier and the other end grounded connects a buffer circuit comprising a differential amplifier circuit between the reference voltage source and the error amplifier, and has an offset in transistors forming the differential amplifier.例文帳に追加

基準電圧源と誤差アンプの間に一端が接続されて他端が接地されるコンデンサとを具えたノイズパスコンデンサの充電回路において、上記基準電圧源と誤差アンプの間に差動アンプ回路を具えたバッファ回路が接続され、その差動アンプを構成するトランジスタにオフセットを持たせる。 - 特許庁

A charge-pump circuit comprises a couple of switching transistors TR1, TR2, capacitor C1, output capacitor Cout, timing adjustment circuit 10, CMOS inverters 1, 2 having a source terminal S of an N-channel MOS transistor respectively connected with the source terminal S of the transistors TR1, TR2 and a buffer circuit B1.例文帳に追加

チャージポンプ回路は、２個のスイッチングトランジスタＴＲ１，ＴＲ２、キャパシタＣ１、及び出力キャパシタＣｏｕｔ、タイミング調整回路１０、そのＮチャネル型ＭＯＳトランジスタのソース端子ＳがトランジスタＴＲ１，ＴＲ２のソース端子Ｓにそれぞれ接続されるＣＭＯＳインバータ１，２、及びバッファ回路Ｂ１を備える。 - 特許庁

A switch 49 is connected in parallel to a capacitor 42 connected between an inversion input terminal and an output terminal of an operational amplifier 41, and the switch 49 is turned on to form structure of constituting a buffer circuit in the operational amplifier 41.例文帳に追加

オペアンプ４１の反転入力端子と出力端子との間に接続されるコンデンサ４２に対し、スイッチ４９を並列接続し、このスイッチ４９をＯＮさせることで、オペアンプ４１にてバッファ回路が構成される構造とする。 - 特許庁

A semiconductor circuit which is immune to the power supply noise and ground noise is realized by adjoining and constituting the bypass capacitor for suppressing generation of the power supply noise and the ground noise to the buffer 11 for the clock supply.例文帳に追加

電源ノイズおよびグランドノイズの発生を抑制するためのバイパスコンデンサ１２をクロック供給用バッファ１１に隣接させて構成したことにより、電源ノイズおよびグランドノイズに強い半導体集積回路を実現する。 - 特許庁

The fuse pattern film is provided by performing the same steps as those of forming a metal wiring, and the buffer pattern film is provided by performing the same steps as those of forming the upper electrode of the bit line and the capacitor.例文帳に追加

ここで、前記ヒューズパターン膜は金属配線を形成する工程と同一な工程の遂行によって備えられ、前記バッファーパターン膜はビットライン及びキャパシターの上部電極を形成する工程と同じ工程によって備えられる。 - 特許庁

The noise-educing circuit 30 is provided with an HPF 32, an amplifier 34, a full-wave rectifier circuit 36, a time constant circuit 100, a voltage comparator 40, single-shot circuit 42, an amplifier 50, a delay circuit 52, an FET 54, a capacitor 56, and a buffer 58.例文帳に追加

ノイズ除去回路３０は、ＨＰＦ３２、増幅器３４、全波整流回路３６、時定数回路１００、電圧比較器４０、１ショット回路４２、増幅器５０、遅延回路５２、ＦＥＴ５４、コンデンサ５６、バッファ５８を備える。 - 特許庁

The semiconductor storage device has a reference voltage source connected to the capacitor of a cell included in a memory; a buffer circuit which holds data to be written in the cell; and a counter noise generation circuit which outputs a counter noise current canceling the noise current occurring when rewriting the data held in the cell to the reference voltage source according to data held by the buffer circuit.例文帳に追加

メモリが有するセルのキャパシタに接続される基準電圧源と、セルに書き込まれるデータを保持するバッファ回路と、前記バッファ回路の保持するデータに応じて、セルのデータの書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を前記基準電圧源へ出力するカウンターノイズ発生回路を有する半導体記憶装置を提供する。 - 特許庁

A PECL OUT BUFFER 120 inputs an output signal from the oscillation circuit part 100 to a base of a first transistor TR2 of a differential amplifier via a serial circuit of a capacitor C2 and a resistor R9 and is connected to an emitter of a buffer transistor TR4 via a resistor R12, and its terminal becomes a backward output (/OUT).例文帳に追加

ＰＥＣＬ ＯＵＴ ＢＵＦＦＥＲ１２０は、前記発振回路部１００からの出力信号をコンデンサＣ２と抵抗Ｒ９の直列回路を介して差動増幅器の第１のトランジスタＴＲ２のベースに入力すると共に、抵抗Ｒ１２を介してバッファトランジスタＴＲ４のエミッタに接続され、その端子が反転出力（／ＯＵＴ）となる。 - 特許庁

A plurality of discrete time analog processing circuits 101 are connected in parallel with each other, a gm value and a capacitance of a capacitor in each circuit system are set independently based on a prescribed condition, and an output signal obtained from each circuit system is synthesized by means of a buffer capacitor 102, so that an equivalently high-dimensional IIR filter property is achieved.例文帳に追加

複数の離散時間アナログ処理回路１０１を並列に接続し、各々の回路系統におけるｇｍ値やキャパシタの容量値を、所定の条件に基づいて独立に設定し、各々の回路系統から得られる出力信号をバッファキャパシタ１０２によって合成することにより、等価的に高次なＩＩＲフィルタ特性を実現する。 - 特許庁

A transmission system having an impedance matching system based on connector reactance adjustment includes a variable capacitance capacitor connected to at least one end side of a transmission line, and capacitance control means for controlling the capacitance value of the variable capacitance capacitor on the basis of a comparison of the number of errors occurring in a buffer output transmission system with a reference value.例文帳に追加

コネクタのリアクタンス調整によるインピーダンス整合システムを具備した伝送システムであって、伝送路の少なくとも一端側に接続された可変容量コンデンサと、バッファ出力伝送系での発生エラー数と基準値との比較に基づいて前記可変容量コンデンサの容量値を制御する容量制御手段とを具備する。 - 特許庁

A reset control circuit outputs a signal to the buffer circuit during a reset period to supply the first voltage to the one end of the ferroelectrics capacitor, turns off the first switch circuit, and outputs a first switch control signal to turn on the second switch circuit.例文帳に追加

リセット制御回路は、リセット期間にバッファ回路に信号を出力することで強誘電体キャパシタの一端に第１電圧を与えるとともに、第１スイッチ回路をオフし、第２スイッチ回路をオンする第１スイッチ制御信号を出力する。 - 特許庁

The switching regulator further has: a battery 11; a switching transistor 12; a coil 13; a capacitor 14; a load 15; resistors 16, 17; a diode 18; a reference voltage circuit 19; a soft starting circuit 20; an error amplifier 21; a PWM control circuit 22; and a buffer 23.例文帳に追加

また、スイッチングレギュレータは、電池１１、スイッチトランジスタ１２、コイル１３、容量１４、負荷１５、抵抗１６〜１７、ダイオード１８、基準電圧回路１９、ソフトスタート回路２０、エラーアンプ２１、ＰＷＭ制御回路２２及びバッファ２３を有する。 - 特許庁

Especially, the sample hold circuit 22 includes a capacitor SC which is connected to a ground terminal AVSS2 prepared independently of the output buffer circuit 23 and is charged to the voltage level of the analog video signal on the basis of the potential of this ground terminal AVSS2.例文帳に追加

特に、サンプルホールド回路２２は出力バッファ回路２３から独立に設けられる接地端子ＡＶＳＳ２に接続されこの接地端子ＡＶＳＳ２の電位を基準にしてアナログ映像信号の電圧レベルに充電されるキャパシタＳＣを含む。 - 特許庁

Also, the gate of the FET Q2 for the buffer amplifier and the drain of the FET Q1 for the oscillation circuit are connected to each other through a DC cutting capacitor C1 and a line SL2, and the electric length thereof is set to less than a half as large as the wavelength at an oscillation frequency.例文帳に追加

また、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間を直流カットキャパシタＣ１および線路ＳＬ２を介して接続し、この電気長を発振周波数の１／２波長未満とする。 - 特許庁

An input signal IN is integrated by a CR integration circuit of time constant T10 constituted of a resistance 12 and a capacitor 13 via an inverter 11 for buffer, and provided an inversion input terminal of a comparator 30 as a signal S10 from a connection point N1.例文帳に追加

入力信号ＩＮは、バッファ用のインバータ１１を介して抵抗１２及びキャパシタ１３からなる時定数Ｔ１０のＣＲ積分回路で積分され、接続点Ｎ１から信号Ｓ１０として比較器３０の反転入力端子に与えられる。 - 特許庁

In a charge-pump circuit unit 12, a connection switching terminal SW1' selects a boosting control voltage VB (2×VDD) outputted from the charge-pump circuit unit 11, and a logic inversion buffer gate G2' and a capacitor C2' increase the VDD by three times.例文帳に追加

チャージポンプ回路ユニット１２では、接続切替端子ＳＷ１´によりチャージポンプ回路ユニット１１から出力される昇圧制御電圧ＶＢ（２×ＶＤＤ）を選択し、論理反転バッファゲートＧ２´とキャパシタＣ２´により、３×ＶＤＤの昇圧動作を行う。 - 特許庁

In the first and second configurations, the reflective section is formed by using a portion corresponding to the auxiliary capacitor section formed at the bottom end of a pixel region and the buffer layer corresponding to the reflection section is formed to a stripe shape extending to one direction when viewed from the entire part of the substrate.例文帳に追加

上記第1及び第2構成で、上記反射部は画素領域の下端に構成された補助容量部に対応する部分を使用し、上記反射部に対応するバッファ層は基板の全体から見た時一方向に延びたストライプ形状に構成される。 - 特許庁

The input circuitry also includes switching circuitry for selectively coupling the sampling capacitor with an input of the sample and hold circuitry during the second operating phase and to an output of the autozeroing input buffer during the first operating phase.例文帳に追加

入力回路はまた、第２の動作段階中に、サンプリングコンデンサをサンプル＆ホールド回路の入力と選択的に結合するため、また、第１の動作段階中にサンプリングコンデンサを自動ゼロ化入力バッファの出力と選択的に結合するためのスイッチング回路を含む。 - 特許庁

After a reset level in the input signal of the solid-state image pickup element 1 receiving the prescribed operating level is clamped to the prescribed level Vref, the level is sampled and held by a sample-hold circuit consisting of the MOS TR4 and the capacitor C4 via the buffer circuit 12.例文帳に追加

所定の動作電位を与えられた固体撮像素子１の出力信号中のリセット電位は所定の電位Ｖｒｅｆにクランプされた後、バッファ回路１２を経て、ＭＯＳトランジスタＴＲ４と容量Ｃ４で構成されるサンプリングホールド回路でサンプルホールドされる。 - 特許庁

The oscillation suspension detector circuit includes a charge pump for charging electron charge by using a clock signal generated, based on the oscillations of the oscillator circuit; a capacitor disposed between the output node of the charge pump and the second power supply node; and a buffer circuit for outputting a detection result based on the voltage potential of the output node.例文帳に追加

発振停止検出回路は、発振回路の発振に基づいて生成されたクロック信号を用いて、電荷を充電するためのチャージポンプと、チャージポンプの出力ノードと前記第２の電源供給ノードとの間に配置されたキャパシタと、出力ノードの電位に基づいて検出結果を出力するバッファ回路と、を備える。 - 特許庁

Inputted data are inputted to a voltage amplifier 3 from differential inputs TX+ and TX-through a PECL(positive referenced emitted-couple logic) inputting buffer 2 and, after the voltage is amplified, the voltage is damped by means of an attenuator 7, sent to a transmission line 8 through an AC coupling capacitor C, and impressed upon the resistor R and VCSEL.例文帳に追加

入力データは、差動入力ＴＸ＋，ＴＸ−からＰＥＣＬ入力バッファ２を介して、電圧増幅器３に入力されて電圧増幅後、減衰器７にて減衰されて、ＡＣ結合用コンデンサＣを介して伝送線路８に送られ、直列抵抗ＲおよびＶＣＳＥＬに印加される。 - 特許庁

This radiation noise attenuating method reduces a current loop area caused by a high frequency current and attenuates radiation noise by suppressing the high frequency current including high frequency components that become the causes of the radiation noise from a normal clock output buffer circuit 1 side and signal distortion by an inductor 4 and also transmitting it to the ground through a capacitor 3.例文帳に追加

通常クロック出力バッファ回路１側からの放射ノイズ及び信号の歪みの原因となる高周波成分を含む高周波電流をインダクタ４によって抑制するとともに、コンデンサ４を介してグランドに送出させるようにすることで、高周波電流による電流ループ面積を減少させ、放射ノイズを減衰させる。 - 特許庁

The capacitor 52 has an upper electrode 50 and a lower electrode 46 which are made of platium group elements, a dielectric thin film 48 which is formed between the upper and lower electrodes, and a buffer layer 47 which is made of group 3, group 4, or group 13 metal oxide between the lower electrode and dielectric thin film.例文帳に追加

白金族元素よりなる上部電極５０及び下部電極４６と、前記上部電極と下部電極との間に形成された誘電体薄膜４８と、前記下部電極と誘電体薄膜との間に形成され、３族、４族または１３族の金属酸化物よりなるバッファ層４７とを備えることを特徴とするキャパシタ５２。 - 特許庁

In a charge-pump circuit unit 11, a connection switching terminal SW1 selects a power source voltage VDD, a logic inversion buffer gate G2 and a capacitor C2 increase the power source voltage VDD by twice (2×VDD), and a connection switching terminal SW3 outputs a boosted voltage to an external unit, as a boosted control voltage VB.例文帳に追加

チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。 - 特許庁

The laminated ceramic capacitor 10 has a configuration wherein a dielectric layer is located between a first internal electrode layer 2 and a second internal electrode layer 3, and buffer conductor layers 4 and 5 which are held coming into no contact with at least either of the internal electrode layers are provided closer to the external electrodes 8 and 9 than the opposed regions each located between the internal electrodes 2 and 3.例文帳に追加

第１内部電極層２と第２内部電極層３との間に位置する誘電体層の内部で、両内部電極層２、３の対向領域よりも外部電極端子８、９側に、少なくとも一方の内部電極層と非接触に保持された緩衝導体層４、５を配設してなる積層セラミックコンデンサ１０とする。 - 特許庁

The process for fabricating a capacitor 200 having a lower electrode 210 and a ferroelectric layer 230 comprises a metal layer forming step for forming the lower electrode 210, a step for forming a buffer layer 220 having a lattice constant between those of the lower electrode 210 and the ferroelectric layer 230 and exhibiting ferroelectric characteristics on the lower electrode 210, and a step for forming the ferroelectric layer 230 on the buffer layer 220.例文帳に追加

下部電極２１０及び強誘電体層２３０を有するキャパシタ２００を製造するキャパシタ製造方法であって、下部電極２１０を形成する金属層形成ステップと、下部電極２１０の格子定数と強誘電体層２３０の格子定数との間の格子定数を有する、強誘電体特性を示すバッファ層２２０を、下部電極２１０上に形成するバッファ層形成ステップと、強誘電体層２３０を、バッファ層２２０上に形成する強誘電体層形成ステップとを備えたキャパシタ製造方法。 - 特許庁

While a bit line is pre-charged by two different voltage being the exact opposite each other having a first voltage value and a second voltage value, read-out can be performed in a memory cell, two voltage values obtained in this case are attained by enabling buffer to a first or a second capacitor respectively before these two voltage values are supplied to an evaluator to be compared.例文帳に追加

上記課題は、本発明によれば、ビットラインが２つの互いに異なる正反対の電圧に第１の電圧値及び第２の電圧値によってプリチャージされている間に、メモリセルは次々に読み出し可能であり、この場合に得られる２つの電圧値は、これら２つの電圧値が互いに比較されるために評価器に供給される前に、それぞれ第１の乃至は第２のキャパシタンスにバッファ可能であることによって解決される。 - 特許庁