「buffer control」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

In bothe modes of the normal operation mode and the test mode, the output buffer 10 is operated and data from the output control circuit 1 is outputted from the output terminal 6.例文帳に追加

通常動作モードとテストモードの両方において、出力バッファ１０を動作させて出力制御回路１からのデータを出力端子６から出力させる。 - 特許庁

A direct prefetch control unit 161 controls to directly read data in a segment unit from a memory cell array 111 to a line buffer 121 based on a direct prefetch command.例文帳に追加

直接プリフェッチ制御部１６１は、直接プリフェッチコマンドに基づき、メモリセルアレイ１１１からラインバッファ１２１まで直接にセグメント単位のデータを読み出す制御を行う。 - 特許庁

A second buffer circuit 2 outputs a prescribed logic signal and a read/write signal to control reading and writing of the data in a memory core 5 depending on the enable signal.例文帳に追加

第２のバッファ回路２は、イネーブル信号に応じて、所定のロジック信号及びメモリコア５のデータの読み出し及び書き込みを制御するリード−ライト信号を出力する。 - 特許庁

A direct restoration control unit 162 controls to directly write back the data in a segment unit from the line buffer 121 to the memory cell array 111 based on a direct restoration command.例文帳に追加

直接リストア制御部１６２は、直接リストアコマンドに基づき、ラインバッファ１２１からメモリセルアレイ１１１に直接にセグメント単位のデータを書き戻す制御を行う。 - 特許庁

Only when the test results and expected value are uncoincident with each other, only corresponding test results are outputted to the outside by outputting the control signal to the corresponding tri-state buffer 23.例文帳に追加

テスト結果と期待値とが不一致の場合のみ、制御信号を対応するトライステートバッファ（２３）へ出力して、対応するテスト結果のみを外部へ出力する。 - 特許庁

An AV stream multiplexing control part 101 determines the addresses of data packets in a buffer by programs in multiplexing order and stores them in an output array data part 103.例文帳に追加

ＡＶストリーム多重化制御部１０１は、番組毎にそのデータパケットのバッファ上のアドレスを多重順に決定し、出力配列データ部１０３に格納する。 - 特許庁

This printer is so constituted that a heat history FPGA 20 and a line buffer development block 30 operate under the control of a master CPU 10 as an FPGA and the printing output operation can be carried out at a high speed.例文帳に追加

熱履歴ＦＰＧＡ２０及び行バッファ展開ブロック３０は、マスタＣＰＵ１０の制御下で動作するＦＰＧＡとし、印字出力処理を高速化する。 - 特許庁

The relation between a rate control buffer occupancy amount Buf(n) and a gain G_Buf(n) is that the G_Buf(n) becomes a maximum value when the Buf(n) is a minimum valu of 0, and the G_Buf(n) becomes a minimum value of 0 when the Buf(n) is a maximum value.例文帳に追加

レート制御バッファ占有量Buf(n)とゲインG_Buf(n)との関係は、Buf(n)が最小値０のときG_Buf(n)は最大値、Buf(n)が最大値のときG_Buf(n)は最小値０となる。 - 特許庁

Capacity being the processing unit of the compression/expansion control part 108 is set to be one unit and the unit that only the capacity of a line buffer 113 permits is secured.例文帳に追加

このとき、圧縮／伸長制御部１０８の処理単位である容量を１単位とし、ラインバッファ１１３の容量が許容するだけの単位が確保される。 - 特許庁

A USB control part 8 decides whether or not there is data in the buffer 9 by referring to a register 10 and controls data transfer with the PC 1 according to the result.例文帳に追加

ＵＳＢ制御部８は、レジスタ１０を参照してバッファ９内のデータの有無を判別し、その結果に基づいてＰＣ１との間のデータ転送を制御する。 - 特許庁

An address read control part 114 reads and latches the address first stored in the buffer 111 for address storage and that address is outputted to the address coincidence detecting part 115.例文帳に追加

番地読み出し制御部１１４は、番地格納用バッファ１１１に最先に格納されている番地を読み出しラッチすると共に番地一致検出部１１５に出力する。 - 特許庁

Further a nut 48 is screwed onto the fixing reinforcement 44, and a clamping torque value is controlled, to thereby control a repulsive force occurring in an elastic deformation region of the first buffer member 15.例文帳に追加

定着鉄筋４４にナット４８を螺合して、締めるトルク値を管理して、第一緩衝材１５の弾性変形領域内で生じる反発力を管理する。 - 特許庁

A buffer control device 10 expands the plurality of car outer expansion type buffers 7 according to the load in the car 1 when the car 1 descends over the lowermost floor.例文帳に追加

緩衝制御装置１０は、かご１が最下階を超えて下降したときに、かご１内の負荷に応じて、複数個のかご外膨張式緩衝具７を膨張させる。 - 特許庁

An access control part 11 makes the each one of the buffers B0, B1 access the each one of the master processor and the co-processor exclusively in response to buffer assigning data BN.例文帳に追加

アクセス制御部１１は、バッファ指定データＢＮに応じて、バッファＢ０およびＢ１の一方ずつを、親プロセッサおよびコプロセッサコアの一方ずつと排他的にアクセスさせる。 - 特許庁

An instruction decoder 62 reads the instruction code stored in the instruction buffer 52, and decodes it, and applies a control signal for executing the decoded instruction to the shader 30.例文帳に追加

命令デコーダ６２は、命令バッファ５２に保持された命令コードを読み出し、デコードし、デコードされた命令を実行するための制御信号をシェーダ３０に与える。 - 特許庁

A correction adjustment unit 5 reads an adjustment signal and outputs it to a control unit 3 based on a phase delay/progress detection signal and information on a remaining data amount of a ring buffer 1.例文帳に追加

補正調整部５は、位相遅れ／進み検出信号とリングバッファ１の残存データ量の情報に基づいて調整信号を読み出し制御部３へ出力する。 - 特許庁

Further, the game machine separately has a transmission mode of directly transmitting special commands to the sub control board without using the transmission queue buffer for the setting change of the ball putting out rate.例文帳に追加

更に出玉率の設定変更にあっては、送信キューバッファを使用せずに直接的にサブ制御基板へ特殊コマンドを送信する送信モードを別途備える。 - 特許庁

When the transmission data are stored in the buffer 106, a CQI (channel quality indicator) transmission control section 113 outputs a signal for instructing to generate a CQI to a CQI generating section 107.例文帳に追加

ＣＱＩ送信制御部１１３は、バッファ１０６に送信データが蓄積された場合は、ＣＱＩを生成する指示信号をＣＱＩ生成部１０７へ出力する。 - 特許庁

The read-out optical gate switch transmits the input light as the delayed output of the optical buffer circuit in accordance with the read-out control signal for arbitrarily controlling the delay time.例文帳に追加

読出用光ゲートスイッチは、遅延時間を任意に制御するための読出用制御信号に応じて、入力された光を透過して光バッファ回路の遅延出力とする。 - 特許庁

The Read controller 9 reads the speech data out of the ring buffer 5 at a speed corresponding to the designation of the speaking speed conversion control section 8 and outputs it to a D/A conversion section 10.例文帳に追加

Ｒｅａｄコントローラ９は話速変換制御部８の指示に応じた速度でリングバッファ５の音声データを読み出し、Ｄ／Ａ変換部１０へ出力する。 - 特許庁

The ATM cell is outputted to each port provided to each channel through switch control of the ATM core switch section 10 and transferred to a buffer section 35 by a selector 15.例文帳に追加

ＡＴＭコアスイッチ部１０のスイッチ制御によりＡＴＭセルは、回線毎に設けられた各ポートに出力され、セレクタ１５によりバッファ部３５に転送される。 - 特許庁

A control part 23 controls the transmission buffer part 22 so as to keep the transmission interval of the packet for transmission signal to be transmitted to the radio channel longer than certain fixed time.例文帳に追加

制御部２３は無線回線へ送信する送信信号用パケットの送信間隔をある一定時間以上あけるように送信バッファ部２２を制御する。 - 特許庁

The input buffer circuit 1 is provided with a differential amplifier circuit section 2, a propagation section 4, and NMOS transistors(TRs) Tn4, Tn5 and PMOS TRs Tp3-Tp5 acting as a control means.例文帳に追加

入力バッファ回路１は、差動アンプ回路部２と、伝搬部４と、制御手段としてのＮＭＯＳトランジスタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5とを備える。 - 特許庁

To provide an integrated circuit for system control, in which the output end of an output buffer is fixed at a desired logical level, when a reset signal is active without any pull-down resistor.例文帳に追加

プルダウン抵抗等無しに、リセット信号がアクティブのとき、出力バッファ出力端を所望論理レベルに固定するシステム制御用集積回路を提供する。 - 特許庁

When the not transferred data become full in buffer, the means 22 stores a count value, and a CPU 19 and a carriage drive control part 21 store a reread start position.例文帳に追加

バッファフルが発生した時点で、間引きタイミング管理手段２２はカウント値を記憶し、ＣＰＵ１９とキャリッジ駆動制御部２１は再読み取り開始位置を記憶する。 - 特許庁

To add a drive capability assisting function, that is turned "on" on the basis of a received control signal in the operation of the output buffer circuit to drive the output, to a protective MOS transistor.例文帳に追加

保護ＭＯＳトランジスタに、出力バッファ回路の動作時に、入力された制御信号にもとづいて“ＯＮ”し、出力をドライブする駆動能力補助機能を付加する。 - 特許庁

To provide a fluctuation absorbing buffer control system in a network edge, which recognizes a frame delay time in a network so as to absorb fluctuations in response to the delay time.例文帳に追加

ネットワークにおけるフレーム遅延時間を認識し、遅延時間に応じて揺らぎを吸収可能としたネットワークエッジにおける揺らぎ吸収バッファ制御システムの提供。 - 特許庁

To prevent malfunction by properly recognizing the capacity of a buffer at a line-side control unit even if data and credit information become invalid by a fault and erroneous recognition occurs.例文帳に追加

障害によってデータ、クレジット情報の無効化、誤認識が発生しても、回線側制御部において適正にバッファの容量を認識し、誤動作を防止する。 - 特許庁

A control part 110 of a distribution server 100 copies image data from a VRAM (video RAM) 141 being a memory for display to a frame buffer 111 in a predetermined time interval.例文帳に追加

配信サーバ１００の制御部１１０は、表示用メモリであるＶＲＡＭ１４１から、所定の時間間隔で画像データをフレームバッファ１１１に複写する。 - 特許庁

To provide an output buffer circuit that is operated at a low voltage, has a pre-emphasis function with a small propagation delay time suitable for a high-speed operation, and to provide its control system.例文帳に追加

低電圧で動作が可能で、伝播遅延時間が小さく高速動作に適した、プレエンファシス機能を有する出力バッファ回路とその制御方式を提供すること。 - 特許庁

A control inverter 42 receives the respective bits of data input from an external part at timing being the same as that of the output buffer 110, whose output is connected to the second node C.例文帳に追加

制御用インバータ４２は、出力バッファ１１０と同じタイミングで外部から入力されたデータの各ビットを受け、出力が第２のノードＣに接続される。 - 特許庁

A buffer control unit 114 acquires display time information and recording position information of clip information recorded on a disk 104 through a disk access unit 103.例文帳に追加

バッファ制御部１１４は、ディスク１０４に記録されているクリップ情報のうち、表示時間情報及び記録位置情報をディスクアクセス部１０３を介して取得する。 - 特許庁

A capacitor clock signal ϕC1, which is formed by delaying the control clock signal ϕT1 for a prescribed time via the buffer circuit B1 is then inputted to the capacitor C1.例文帳に追加

制御クロック信号φＴ１をバッファ回路Ｂ１を介して所定時間遅延させて形成されるキャパシタクロック信号φＣ１がキャパシタＣ１に入力される。 - 特許庁

To control the data transmission amount of data to be newly transmitted while estimating the state of a communication network, specifically a data amount accumulated in a queuing buffer with high accuracy.例文帳に追加

通信網の状態、具体的にはキューイングバッファに蓄積されたデータ量を高精度に推定しつつ、新たに送信するデータのデータ送信量を制御する。 - 特許庁

A level comparator 21 and a carrier counter 22 of a bias voltage control section 20 compare the level stored in the buffer memory 16 with a threshold, to count number of the level signals exceeding the threshold.例文帳に追加

バイアス電圧制御部２０のレベル比較器２１、キャリアカウンタ２２はバッファメモリ１５に記憶されたレベル信号と閾値を比較し、閾値以上の信号数をカウントする。 - 特許庁

A peak hold circuit is composed of an amplification circuit 1, a diode 2, a capacitor 3 for holding voltage, a buffer circuit 4, and a tail current control circuit 5.例文帳に追加

本発明のピークホールド回路は、増幅回路１と、ダイオード２と、電圧ホールド用容量３と、バッファ回路４と、テール電流制御回路５とを有して構成される。 - 特許庁

To prevent decrease of throughput caused by packet loss due to overflow of a buffer in a wireless communication terminal performing flow control by using TCP as a transport protocol.例文帳に追加

ＴＣＰをトランスポートプロトコルとしてフロー制御を行う無線通信端末装置において、バッファ溢れによるパケット損失に起因するスループット低下を防止する。 - 特許庁

In addition, when determining a code to determine buffer impedance from two candidate codes, the impedance control circuit determines a candidate code which results in a best impedance match property.例文帳に追加

また、インピーダンス制御回路はバッファインピーダンスを決定するコードを二つの候補コードより決定するとき、インピーダンスマッチの特性が優秀な候補コードに決定する。 - 特許庁

When a streaming reproduction processing is executed, a control part 21 stores successively HD streaming data 50 distributed from a DB server 4 in a buffer RAM 30.例文帳に追加

ストリーミング再生処理を実行すると、制御部２１は、ＤＢサーバ４から配信されるＨＤストリーミングデータ５０をバッファＲＡＭ３０に順次格納させていく。 - 特許庁

After the logic level of the CE* terminal is returned to H level and an output control signal BCON* becomes L level, the buffer 6 outputs the read data to a CPU bus 5.例文帳に追加

ＣＥ^* 端子の論理レベルがＨレベルに戻った後、出力制御信号ＢＣＯＮ^* がＬレベルになると、バッファ６はリードデータをＣＰＵバス５に出力する。 - 特許庁

To provide a method for designing a semiconductor integrated circuit capable of reducing power consumption in a functional macro test by providing a control circuit for a gated clock buffer (GCB).例文帳に追加

ゲーテッドクロックバッファ（ＧＣＢ）の制御回路を設けることにより、機能マクロ試験時の消費電力を削減できる半導体集積回路の設計方法を提供する。 - 特許庁

The input data of the plurality of systems are written to a plurality of buffer memories 12 under the control of a WR counter 11 inputting frame synchronizing signals of the respective systems.例文帳に追加

複数の系の入力データを複数のバッファメモリ１２に、それぞれの系のフレーム同期信号を入力とするＷＲカウンタ１１の制御下で書き込む。 - 特許庁

A digital output buffer circuit block 53a is constituted of the two stages of CMOS inverters 55-1 and 55-2 and a control circuit or element 4 is constituted of a CMOS selector circuit.例文帳に追加

デジタル出力バッファ回路ブロック５３ａは２段のＣＭＯＳインバータ５５−１，５５−２で構成され、制御回路乃至素子４はＣＭＯＳセレクタ回路で構成される。 - 特許庁

The control device of the AC-AC power converter converts a multi-phase AC voltage to a multi-phase AC voltage without having the energy buffer at the DC link.例文帳に追加

直流リンク部にエネルギーバッファを持たずに多相交流電圧を多相交流電圧に変換する交流−交流電力変換器の制御装置に関する。 - 特許庁

The data driver block DB includes a data driver DR, and a buffer circuit BF for buffering a driver control signal from the logic circuit block LB for outputting to the data driver DR.例文帳に追加

データドライバブロックＤＢはデータドライバＤＲと、ロジック回路ブロックＬＢからのドライバ制御信号をバッファリングしてデータドライバＤＲに出力するバッファ回路ＢＦを含む。 - 特許庁