「buffer control」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

In system switching between transmission ports 124 and 128, a control section 118 of a transmission-side host 110 controls a branching section 120 so as to transfer a switching request frame to a transmission buffer of a transmission port of an active system and to transfer subsequent frames to a transmission buffer of a transmission port of a reserve system.例文帳に追加

送信側ホスト１１０の制御部１１８は、送信ポート１２４と１２８の系切替えに際して、切替要求フレームを運用系の送信ポートの送信バッファに転送し、以降のフレームを予備系の送信ポートの送信バッファに転送するように分岐部１２０を制御する。 - 特許庁

The processing host 1, upon receiving switching control data as a cue, sequentially transmits, by inter-system transfer, every data stored in the reception data buffer unit 4, thereby allowing the data to be stored in a reception data buffer unit 14 of a processing host 11 which is a standby system currently and which will be newly switched to the active system.例文帳に追加

処理ホスト１は切替制御用データの受信を契機として、受信データバッファ部４に格納されていた全てのデータを系間転送にて順次送信して、現在予備系で新たに現用系に切り替わる処理ホスト１１の受信データバッファ部１４に格納させる。 - 特許庁

A buffer circuit of a CMOS configuration is connected between an output node N2 of a flip-flop circuit of a CMOS configuration and a 2nd bit line BL_R for reading data, and also a pair of control nodes N5, N6 of the buffer circuit is connected to a pair of word lines WL, /WL, respectively.例文帳に追加

ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。 - 特許庁

If the amount of the input packets received by the buffer is greater than the threshold value, a transmission packet control section 203 divides the received packets into the amount of the threshold value and the remaining amount, transmits the received packets of the threshold value to the line terminator LT2, and stores the remaining received packets in the buffer.例文帳に追加

送出パケット制御部２０３は、もしもバッファに入力された入力パケットが閾値より多い場合は、入力パケットを閾値分と残りに分割し、閾値分の入力パケットを局内加入者収容装置ＬＴ２に送出し、残りの入力パケットはバッファに蓄える。 - 特許庁

To provide a frame synchronizer circuit capable of suppressing the buffer area of a memory to the absolute minimum, and appropriately controlling an address control circuit even if a frame frequency differential amount exceeds a buffer capacity, thereby outputting a normal image.例文帳に追加

メモリのバッファ領域を必要最小限に抑えるとともに、フレーム周波数差分量がバッファ容量を越えた場合においてもアドレス制御回路を適切に制御することができ、正常な画像を出力することが出来るフレームシンクロナイザ回路を提供することを目的とする。 - 特許庁

The semiconductor integrated circuit comprises an external connection terminal 1, the electrostatic discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 41, an interpower supply electrostatic discharge protective circuit 6, and a gate voltage control circuit 7.例文帳に追加

本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路４１と、電源間静電放電保護回路６と、ゲート電圧制御回路７とを備えている。 - 特許庁

A control circuit 300 for switching a signal to be inputted to an SSTL input buffer circuit 800 is connected to an SSTL input buffer circuit 800 so that an inside clock enable signal int.CKE being an output signal can be properly controlled, and that the malfunction of the circuit can be prevented.例文帳に追加

ＳＳＴＬ入力バッファ回路８００にＳＳＴＬ入力バッファ回路８０に入力される信号を切り替えるコントロール回路３００を接続することにより出力信号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを適切に制御し回路の誤作動を避けることができる。 - 特許庁

The semiconductor integrated circuit has a terminal 1 for an external connection, the static-discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 51, the static-discharge protective circuit 6 between power supplies and a substrate-potential control circuit 7.例文帳に追加

本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路５１と、電源間静電放電保護回路６と、基板電位制御回路７とを備えている。 - 特許庁

A cell outputted from each sub buffer section 32 is given to a collision detection section 15, where the presence of collision is examined, a cell conversion section 19 returns collision information to the buffer control section 34 and a cell with survival information judged to be surviving after collision is fed to a sorter section 25.例文帳に追加

各サブバッファ部３２ａ、３２ｂから出力されるセルは衝突判定部１５で衝突の有無が判定され、セル変換部１９で衝突情報をバッファ制御部３４に返信すると共に、衝突の勝ちと判定した勝ち情報を有するセルをソータ部２５に供給する。 - 特許庁

When a receiving buffer amount reaches a center value, a clock master synchronous control unit of a legacy IP converter 12-1 set as a clock master sets a variable clock unit at a fixed center frequency and actuates it to generate synchronous communication data from data stored in a receiving buffer, and transmits them to a legacy device 10-1.例文帳に追加

クロックマスタに設定されたレガシーＩＰ変換器１２−１のクロックマスタ同期制御部は、受信バッファ量がセンタ値に達した際に、可変クロック部を中心周波数に固定して起動させ、受信バッファの蓄積データから同期通信データを生成してレガシー機器１０−１に送信する。 - 特許庁

In a node related with control system operators f3 to f5, condition decision such as comparison is applied to data acquired from the first buffer ID 105 and the second buffer ID 106, and either a first connection destination node No103 or a second connection destination node No104 is selected as the next processing node.例文帳に追加

ｆ３〜ｆ５の制御系演算子に係るノードでは、第一バッファＩＤ１０５と第二バッファＩＤ１０６から得たデータを比較等の条件判定を行ない、次処理ノードとして第一連結先ノードＮｏ１０３あるいは第二連結先ノードＮｏ１０４を選択する。 - 特許庁

This apparatus includes: a frame memory which has a 1st area where main image data are stored and a 2nd area wherein OSD data are stored; a display buffer memory which stores the main image data and OSD data read out of the frame memory; and a control part which controls access to the frame memory and display buffer memory.例文帳に追加

主画像データを格納する第１の領域と、ＯＳＤデータを格納する第２の領域とを有するフレームメモリと、そこから読み出された主画像データとＯＳＤデータとを格納する表示バッファメモリと、フレームメモリと表示バッファメモリとにおけるアクセスを制御する制御部を含む。 - 特許庁

The face and back sides of the original are simultaneously read by reading units 101a and 101b, and each digitized image data is stored in a primary memory MEM (1) 109 in a time sharing writing manner via a toggle buffer and a high-speed writing buffer of an I/F control part 103 having data compression and extension circuit.例文帳に追加

各読取ユニット１０１ａ，ｂで原稿表裏面を同時に読取り、デジタル化された各画像データをデータ圧縮・伸張回路付きＩ／Ｆ制御部１０３のトグルバッファと高速の書き込みバッファを経て、時分割書き込みで一次メモリＭＥＭ(1)１０９に格納する。 - 特許庁

In order that processing contents the control register VL-MODE instructs becomes executable, the part 5 controls a second DCT buffer part 11, an address generation part 12, a DCT generation part 13, a variable length code(VLC) generating part 14, a shifter part 15, a VLC buffer part 16 and a VLC packing part 17.例文帳に追加

シーケンス制御部５は制御レジスタVL_MODEの指示する処理内容が実行可能となるように、第２ＤＣＴバッファ部１１、アドレス生成部１２、ＤＣＴ生成部１３、ＶＬＣ生成部１４、シフタ部１５、ＶＬＣバッファ部１６及びＶＬＣパック部１７を制御する。 - 特許庁

The television receiver is provided with a data extract means 12 that extracts only attached data of a digital broadcast program, a buffer memory 13 that temporarily stores the extracted attached data, memory 14 for storing the attached data from the buffer memory 13, a transmission means 17 that transmits the attached data and a control section 10.例文帳に追加

デジタル放送の付加データのみを抽出するデータ抽出手段１２と、その抽出された付加データを一時記憶するバッファメモリ１３と、バッファメモリ１３からの付加データの保存用メモリ１４と、付加データを送信する送信手段１７と、制御部１０とを備える。 - 特許庁

A rendering order control 101 reads out sprites stored in a sprite attribute table (SAT) 100 in order of storage into the SAT 100, and writes image data of the sprites to a line buffer 102 and writes a read sprite display priority order (DEPTH) to a depth buffer 103.例文帳に追加

描画順位制御１０１は、ＳＡＴ（スプライト属性テーブル）１００に格納されたスプライトを、ＳＡＴ１００に格納された順に読み出して、スプライトの画像データをラインバッファ１０２に書き込むとともに、読み出したスプライト表示優先順位（DEPTH）をデプスバッファ１０３に書き込む。 - 特許庁

This data transfer control method is provided with a process for allocating a fixed size of buffer area on the share memory to a pipe, and a process for controlling the USB host controller to transfer the data between a USB host unit and a USB device unit, via the fixed size of buffer area allocated to the pipe.例文帳に追加

パイプに共有メモリ上の固定サイズのバッファ領域を割り当てる工程と、パイプに割り当てた前記固定サイズのバッファ領域を介して、ＵＳＢホスト装置とＵＳＢデバイス装置との間でデータ転送を行うように、ＵＳＢホストコントローラを制御する工程と、を備える。 - 特許庁

In a voice reproducing unit 103, a system control section 202 calculates the remaining capacity of a buffer 203 for accumulating compressed and encoded voice data, and sets a read address when an expansion decoding section 204 reads data from the buffer 203 according to the calculation result.例文帳に追加

音声再生装置１０３において、システム制御部２０２は、圧縮符号化された音声データを蓄積しているバッファ２０３の残量を算出し、その算出結果に応じて、伸張復号化部２０４がバッファ２０３からデータを読み出す際の読み出しアドレスを設定する。 - 特許庁

Furthermore, the network interface 40 is provided with a data abort control section 48, which discriminates whether or not the data packet received by the 1st reception buffer 42a satisfies a preset received data packet abort condition and aborts the data packet stored in the 1st reception buffer 42a based on the discrimination result.例文帳に追加

第１の受信バッファ４２ａの受信データパケットが、予め設定されている受信データパケット破棄条件を満たすかどうかを判定し、その判定結果に基づき、第１の受信バッファ４２ａに格納されたデータパケットを破棄するデータ破棄制御部４８を設ける。 - 特許庁

When the buffer 4 receives the data and the address, it generates a bus request for acquiring a right for the bus to a CPU 21 for the standby system, and when the right for the bus is acquired, the bus 15 and the bus 25 are connected by a conflict control switch 23 for the standby system, a content of a buffer 4 is written in a memory 22.例文帳に追加

バッファ４は、データおよびアドレスを受信すると予備系ＣＰＵ２１に対してバス権獲得のためのバスリクエストを出し、バス権を獲得すると予備系競合制御スイッチ２３によってバス１５とバス２５が接続され、バッファ４の内容がメモリ２２に書き込まれる。 - 特許庁

This bus monitor is provided with an input part 1, a receiver part 2, a definition file 3, a control part 4, a filter 5, a command picking part 6, a command data buffer 7, an image data buffer 8, an image display part 9, a display part 10, a command interpretation part 11, and an image information table 12.例文帳に追加

このバスモニター装置は、入力部１と、受信部２と、定義ファイル３と、制御部４と、フィルター５と、コマンド切り出し部６と、コマンドデータバッファ７と、画像データバッファ８と、画像表示部９と、表示部１０と、コマンド解釈部１１と、画像情報テーブル１２とを有している。 - 特許庁

A switch circuit supplies the low-speed slave with a read access request which is a request from the processor to the information register during negation of the remap signal, and supplies the buffer with the read access request via the interrupt control circuit in order to read the information from the buffer during assertion of the remap signal.例文帳に追加

切替回路は、リマップ信号のネゲート中に、プロセッサから情報レジスタへの読み出しアクセス要求を低速スレーブに供給し、リマップ信号のアサート中に、バッファから情報を読み出すために読み出しアクセス要求を割り込み制御回路を介してバッファに供給する。 - 特許庁

Thus, the MAC layer control section 101a starts writing data of the next frame into the double buffer 104 by a DMA controller 103 without waiting the completion of data read from the double buffer 104 by a data processing section 101b, namely, can continuously transfer a plurality of frames.例文帳に追加

これにより、ＭＡＣ層制御部ａ１０１は、データ加工部１０１ｂによるダブルバッファ１０４からのデータ読み出しの完了を待機することなく、ＤＭＡコントローラ１０３によるダブルバッファ１０４への次フレームのデータ書き込みを開始すること、即ち複数フレームの連続転送を可能とする。 - 特許庁

A signal outputted from an IC 902 for monitoring a power source is outputted as power source cutting signal to a main bard 31 through a buffer circuit 918 while being outputted as power source cutting signal to a payout control board 37 through a delay circuit 920 and buffer circuit 919.例文帳に追加

電源監視用ＩＣ９０２が出力する信号は、バッファ回路９１８を介して主基板３１に対して電源断信号として出力されるとともに、遅延回路９２０およびバッファ回路９１９を介して払出制御基板３７に対して電源断信号として出力されていた。 - 特許庁

When the skip button 312c is pressed, a control unit 32 generates buffer information for making a video distributing server 2 preferentially distribute reproduction positions (e) to (f) of the skip time information 312d, and transmits the buffer information to the video distributing server 2 from a communication unit 30 through the Internet 3.例文帳に追加

制御部３２は、スキップボタン３１２ｃが押されたとき、スキップ時間情報３１２ｄの再生位置ｅ〜ｆを優先的に映像配信サーバ２に配信させるためのバッファ情報を作成し、通信部３０からインターネット３を介して、映像配信サーバ２に送信する。 - 特許庁

The code amount control unit 40 determines the quantization parameter QPn+1 used for the next quantization operation based on an accumulated code amount BF in the buffer 30 using a judgement standard indicating a relation between the accumulated code amount BF in the buffer 30 and an increase/decrease value R of the quantization parameter.例文帳に追加

符号量制御部４０は、バッファ３０の符号蓄積量ＢＦと量子化パラメータの増減値Ｒとの関係を表す判定基準を用いて、バッファ３０符号蓄積量ＢＦに基づいて次の量子化処理に用いる量子化パラメータＱＰｎ＋１を決定する。 - 特許庁

Then, the amplitude of oscillation output appearing between a first buffer amplifier and the second buffer amplifier is detected by an amplitude control circuit and the signal level on the input side of the amplifying element of the oscillation circuit is controlled on the basis of the detected amplitude so that the amplitude of oscillation output reaches a set value.例文帳に追加

そして振幅制御回路により第１のバッファアンプと第２のバッファアンプとの間に現れる発振出力の振幅を検出し、検出した振幅に基づいて発振出力の振幅が設定値になるように当該発振回路の増幅素子の入力側の信号レベルを制御する。 - 特許庁

A control section 20 controls timing for switching the first signal processing to the second signal processing based on timing at which a first buffer 12 becomes empty, and controls timing for switching the second signal processing to the first signal processing based on timing at which a second buffer 14 becomes empty.例文帳に追加

制御部２０は、第１バッファ１２が空になったタイミングに基づいて、第１の信号処理から第２の信号処理に切り替えるタイミングを制御し、第２バッファ１４が空になったタイミングに基づいて、第２の信号処理から第１の信号処理に切り替えるタイミングを制御する。 - 特許庁

The control means continuously reads the data to be transmitted until the data in the buffer memory are cleared up from the area of the buffer memory in a prescribed timing or when the buffer storage amount reaches a prescribed value and the communication with the certain terminal adopts the power saving mode, and allows the transmission means to continuously transmit the data to be transmitted.例文帳に追加

その制御手段は、その或る端末との間の通信がその省電力モードであるときに、所定のタイミングまたはバッファ蓄積量が或る一定値に達したときに、そのバッファメモリのその領域からそのバッファメモリ内のデータがなくなるまでその送信すべきデータを連続的に読み出して、その送信手段にその送信すべきデータを連続的に送信させる。 - 特許庁

The printer includes: a reception buffer 81 to which the printing data of a plurality of plates received through a serial communication port U3 are housed; an intermediate buffer 82 to which the plane data produced by subjecting the printing data to thawing processing and microwave processing are housed; and a print buffer 83 to which the head control data produced by subjecting the plane data to vertical-to-horizontal conversion are housed.例文帳に追加

このプリンターは、シリアル通信ポートＵ３を通じて受信した複数版分の印刷データを格納する受信バッファー８１と、印刷データに解凍処理及びマイクロウィーブ処理を施して生成したプレーンデータを格納する中間バッファー８２と、プレーンデータに縦横変換処理を施して生成したヘッド制御データを格納する印刷バッファー８３とを備える。 - 特許庁

This measuring instrument is provided with a communication means having communications via a network, a memory means storing the firmware operating the measuring instrument, a buffer means temporarily storing communication data, and a control means downloading the firmware of a new version from a server on the network to store it on the buffer means by controlling the communication means then writing the content of the buffer means on the memory means.例文帳に追加

測定器において、ネットワークを介して通信を行う通信手段と、測定器を動作させるファームウェアが格納された記憶手段と、通信データを一時記憶するバッファ手段と、信手段を制御してネットワーク上のサーバから新しいバージョンのファームウェアをダウンロードしてバッファ手段に記憶した後バッファ手段の内容を記憶手段に書き込む制御手段とを設ける。 - 特許庁

The device comprises a receiving buffer having a plurality of recording areas having continuous addresses assigned thereto, a control circuit executing an instruction based on information recorded in the receiving buffer, and a communication circuit communicating with an external device, and received information received by the communication circuit from the external device is recorded separately in recording areas on the receiving buffer shown by discontinuous addressed.例文帳に追加

連続するアドレスを付与された複数の記録領域を有する受信バッファ、受信バッファに記録された情報に基づく命令を実行する制御回路、及び外部装置と通信する通信回路を備え、通信回路が外部装置から受信した受信情報を、不連続なアドレスにて示される受信バッファ上の記録領域に分割して記録する。 - 特許庁

This bus bridge device 300 is constituted of: a buffer 203 for temporarily storing data to be transferred between buses 10 and 20 by using a storage area divided into a plurality of blocks; a measuring means 303 for measuring the amount of the data to be transferred; and a buffer control means 301 for deciding, from the measured result, the amount of block assignment when the data are stored by the buffer 203.例文帳に追加

複数のブロックに区切られた記憶領域を用いてバス１０，２０間で転送するデータを一時的に格納するバッファ２０３と、転送データのデータ量を計測する計測手段３０３と、その計測結果からバッファ２０３がデータを格納する際のブロック割当量を決定するバッファ制御手３０１段とを備えて、バスブリッジ装置３００を構成する。 - 特許庁

The data recording device includes a CD mechanical part 14 obtaining music data recorded in a CD, a buffer memory part 15 accumulating data obtained by the CD mechanical part 14, and a control part 11 variably controlling data obtaining speed of the CD mechanical part 14 based on capacity of data accumulated in the buffer memory part 15, reading out data accumulated in the buffer memory part 15, and driving a HDD 17.例文帳に追加

ＣＤに記録されている楽曲データを取得するＣＤメカ部１４と、ＣＤメカ部１４により取得されたデータを蓄積するバッファメモリ部１５と、バッファメモリ部１５に蓄積されたデータの容量に基づいてＣＤメカ部１４の取得速度を可変制御し、バッファメモリ部１５に蓄積されたデータを読み出してＨＤＤ１７を駆動する制御部１１と、を備える。 - 特許庁

A control circuit 23 sets the frequency of a clock RCK for the line buffer read of a digital video signal DATA stored in a first line buffer to 1/n (n>1) of the frequency of a start clock S_-CK serving as a transfer clock to the display portion 10 of the digital video signal DATA stored in the first line buffer 21 in a horizontal scanning period.例文帳に追加

コントロール回路２３は、ある１水平走査期間において、第１ラインバッファに格納されたデジタルビデオ信号ＤＡＴＡのラインバッファリード用クロックＲＣＫの周波数を、該第１ラインバッファ２１に格納されたデジタルビデオ信号ＤＡＴＡの表示部１０への転送クロックとしてのスタートクロックＳ＿ＣＫの周波数のｎ（ｎ＞１）分の１になるように設定する。 - 特許庁

The instruction supply selection 10 has a thread control part 24 for storing a first instruction code in the first instruction buffer preferentially and, when the number of first instruction codes stored in the first instruction buffer becomes more than twice of a maximum value for the number of instruction codes which can be issued in parallel by the instruction supply section 10, storing a second instruction code in the second instruction buffer.例文帳に追加

命令供給部１０は、優先的に第１の命令バッファに第１の命令コードを格納し、第１の命令バッファに格納される第１の命令コードの数が命令供給部１０が並列して発行可能な命令コード数の最大値の２倍以上となった場合に第２の命令バッファに第２の命令コードを格納するスレッド制御部２４を有する。 - 特許庁

The communication apparatus comprises a data counter for determining data amount information corresponding to the amount of data remained in the buffer memory and time information corresponding to the time in which the data are stored in the buffer memory; and a notification means for notifying a communication control means that controls communication via the buffer memory of the data amount information and the time information determined by the data counter.例文帳に追加

通信装置において、バッファメモリに残っているデータの量に対応するデータ量情報と、前記データを前記バッファメモリに格納した時刻に対応する時刻情報とを求めるデータカウンタと、前記データカウンタで求められたデータ量情報と時刻情報を、前記バッファメモリを介する通信を制御する通信制御手段に通知する通知手段と、を備えた。 - 特許庁

An output side of an asynchronous transfer mode ATM switch section 20 of a high speed router discriminates packets being output objects in the unit of virtual channel VC, a control packet is stored in a priority buffer 21a so as to give priority to a control path through which the control packet passes according to the discrimination result and outputted with priority thereby reserving a communication band of the control path.例文帳に追加

高速ルータのＡＴＭスイッチ部２０の出力側で、その出力対象となるパケットをＶＣ単位で判別し、その判別結果に従って、制御用パケットが通る制御パスを優先するように、その制御用パケットを優先バッファ２１ａに格納して優先的に出力することにより、上記制御パスの通信帯域を確保する。 - 特許庁

In a DMA transfer control part, its own priority order and information for whether transfer parameter data is transmitted to the other DMA transfer control part or not is added to the transfer parameter data, when the transfer parameter data is transmitted to the other DMA transfer control part, necessary transfer parameter data is entirely written to a transfer parameter data buffer 310 of the DMA transfer control part.例文帳に追加

ＤＭＡ転送制御部の転送パラメータデータ内に自己の優先順位及び他のＤＭＡ転送制御部へ転送パラメータデータを送るか否かの情報を含め、転送パラメータデータを他のＤＭＡ転送制御部に送る場合には、必要な転送パラメータデータを全てＤＭＡ転送制御部の転送パラメータデータバッファ３１０に書き込む。 - 特許庁

To provide a system for preventing the generation of the delay of processing even when it takes a long time to prepare for the acceptance of a buffer memory installed in the control module of a storage device.例文帳に追加

本発明は、記憶装置のコントロールモジュールが備えるバッファメモリの受け入れ準備に時間がかかる場合であっても処理の遅延を引き起こすことのないシステムの提供を目的とする。 - 特許庁

To provide a method for realizing read cache control using the space of a buffer memory divided into segments so as to be managed by exclusive hardware.例文帳に追加

本発明の目的は、セグメントで分割管理したバッファメモリの空間を用いたリードキャッシュ制御を専用のハードウェアによって実現することを可能にする手段を提供する事である。 - 特許庁

The video server 10 is provided with a video RAID controller 30 which is constituted of a stream control part 31, a SCSI interface part 32, a video input/output part 33, a buffer memory part 34 and a parity arithmetic part 35.例文帳に追加

ビデオサーバ10に、ストリーム制御部31、ＳＣＳＩインタフェース部32、映像入出力部33、バッファメモリ部34、パリティ演算部35より構成される映像ＲＡＩＤコントローラ30を設ける。 - 特許庁

To provide a shift register and a driving method thereof, capable of preventing a node voltage to control an output buffer section from being fluctuated by a parasitic capacitor of a thin-film transistor.例文帳に追加

出力バッファ部を制御するノードの電圧が薄膜トランジスタの寄生キャパシタにより変動されることを防止することができるシフトレジスタ及びその駆動方法を提供する。 - 特許庁

The main control section resumes discharge operation at a moment in time when printing is ended and the sheets are discharged from a discharge buffer to a sheet discharge tray in the normal print order (412, 414).例文帳に追加

そして、印字が終了した時点でメイン制御部が排出動作を再開し、排出バッファから正常な印字順となるように排紙トレイへ排出する（４１２、４１４）。 - 特許庁

When pressing an accelerator pedal abruptly at the in gear time of 'R', the pressure control valve 63 is changed into a fully open state so as to buffer the oil pressure rise of the hydraulic connecting element C3 by the pressure accumulating action of the accumulator 19.例文帳に追加

「Ｒ」インギア時にアクセル即踏みしたとき、調圧弁６_3を全開状態に切換え、油圧連結要素Ｃ３の油圧の上昇をアキュムレータ１９の蓄圧作用で緩衝する。 - 特許庁