「buffer control」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

At the same time, the vehicle data recorder 200 performs a diagnostic communication with the initialized on-vehicle electronic control device 111A via a diagnostic communication bus 105 and stores the control information and specific information by the diagnostic communication in a ring buffer memory 201.例文帳に追加

同時に車両データレコーダ２００は、初期設定された車載電子制御装置１１１Ａと診断通信バス１０５を介して診断通信を行っており、制御情報と診断通信による固有情報とをリングバッファメモリ２０１に記憶する。 - 特許庁

A memory control part 23 performs control so that when a packet header detection part 21 detects the packet header of one packet without any error, the payload of the packet separated by a payload separation part 22 is stored in buffer memories 24, 25, and 26.例文帳に追加

あるパケットについてパケットヘッダ検出部２１がパケットヘッダを誤りなく検出できた場合には、ペイロード分離部２２により分離された当該パケットのペイロードがバッファメモリ２４，２５，２６に格納されるように、メモリ制御部２３が制御する。 - 特許庁

From the main control board 21 of a slot machine 1 which is one of the game machines, all non-transmitted normal commands or the like standing by in a transmission queue buffer 213c' for transmitting data to the sub control board 33 are sent out in ball putting out rate setting change processing (S507:YES).例文帳に追加

スロットマシン１のメイン制御基板２１からサブ制御基板３３へデータを送信するための送信キューバッファ２１３ｃ’に待機している未送信の通常コマンド等を、出玉率の設定変更処理において全て送出させる。 - 特許庁

A video signal for one horizontal scan period written in a write buffer memory 3 is read by a control signal of a memory input/output control circuit 9 in a frequency which is three times as high as that of an input video signal and written to a one-port memory 2.例文帳に追加

書き込みバッファメモリ３へ書き込まれた１水平走査期間分の映像信号は、メモリ入出力制御回路９の制御信号により、入力映像信号の３倍の周波数で読み出されて１ポートメモリ２へ書き込まれる。 - 特許庁

The power source-feeding command 1 loaded into the transmission buffer is transmitted to a control board for display one byte each by a timer interrupt processing and the initial screen is shown on an LCD display with the control board for display receiving the command.例文帳に追加

送信バッファへ書き込まれた電源投入コマンド１はタイマ割込処理によって１バイトずつ表示用制御基板へ送信され、そのコマンドを受信した表示用制御基板によって、ＬＣＤディスプレイに初期画面が表示される。 - 特許庁

A reset control circuit outputs a signal to the buffer circuit during a reset period to supply the first voltage to the one end of the ferroelectrics capacitor, turns off the first switch circuit, and outputs a first switch control signal to turn on the second switch circuit.例文帳に追加

リセット制御回路は、リセット期間にバッファ回路に信号を出力することで強誘電体キャパシタの一端に第１電圧を与えるとともに、第１スイッチ回路をオフし、第２スイッチ回路をオンする第１スイッチ制御信号を出力する。 - 特許庁

An operation control selector 138 sequentially outputs a conversion sample stored in the data buffer 132 for conversion and a composite coefficient corresponding thereto, and a multiplier 140 multiplies a pair of sample and coefficient outputted from the operation control selector 138.例文帳に追加

演算制御セレクタ１３８は、変換用データバッファ１３２に格納された変換用サンプルと、相対応する複合係数とを順次出力し、乗算器１４０は、演算制御セレクタ１３８から出力されたサンプル／係数ペアを乗算する。 - 特許庁

When a prescribed time lapses after a reception part 22 starts to receive a signal from the beacon, a timer 25 notifies a control part 24 of the lapse of the prescribed time, and the control part 24 reads the signal stored in a buffer 23 in response thereto.例文帳に追加

受信部２２がビーコンからの信号を受信しはじめて所定の時間を経過すると、タイマ２５が所定の時間を経過したことを制御部２４に通知して、これに応じて制御部２４がバッファ２３に保存された信号を読み出す。 - 特許庁

A memory module 15M comprising a plurality of SDRAM chips connected to an address bus 63 is controlled by a memory controller 40 provided with a CPU instruction analysis section 41, an SDRAM control section 43, a buffer circuit 45, and a switching control circuit 49.例文帳に追加

アドレスバス６３に接続された複数のＳＤＲＡＭチップからなるメモリモジュール１５Ｍは、ＣＰＵ命令解析部４１と、ＳＤＲＡＭ制御部４３と、バッファ回路４５と、切替制御回路４９と、を備えるメモリコントローラ４０によって制御される。 - 特許庁

The access control part 18 controls an address signal and a control signal to transmission/reception buffer memories 16-1 and 16-2, so that when the CPU 11 sends out the transmission data to the CPU bus 14, they are stored simultaneously in the transmission/reception buffers 16-1 and 16-2.例文帳に追加

アクセス制御部１８は、送受信バッファメモリ１６−１、１６−２に対するアドレス信号と制御信号を制御し、ＣＰＵ１１が送信データをＣＰＵバス１４に送出すると、送受信バッファ１６−１、１６−２に一括で格納される。 - 特許庁

The data tranceiver 30 arranged on a ring type network as a node is constituted by a forward direction data tranceiving means 19, a reverse direction data tranceiving means 20, a buffer control means 13, a control unit 14, connection terminals 11 and 12, or the like.例文帳に追加

リング型ネットワーク上にノードとして配置されるデータ送受信装置３０は、正方向データ送受信手段１９、逆方向データ送受信手段２０、バッファ制御手段１３、制御装置１４、接続端子１１と１２等から構成される。 - 特許庁

The control section 30 includes a synchronizing signal detection section 31, a code error correction section 32, a diversity composite section 33, a diversity buffer 34, a decoding section 35, an address detection section 36, an intermittent reception control section 37, a timing maintenance section 38, and a message memory 39.例文帳に追加

制御部３０は、同期信号検出部３１、符号誤り訂正部３２、ダイバーシチ合成部３３、ダイバーシチバッファ３４、デコード部３５、アドレス検出部３６、間欠受信制御部３７、タイミング維持部３８およびメッセージメモリ３９を含んでいる。 - 特許庁

The sampling rate converter is provided with a buffer (203) which captures input data, a sampling rate converter core (201) for converting the sampling rate of its output data, and a sampling rate conversion control section (202) which can control sampling conversion of the sampling rate converter core.例文帳に追加

入力データを取り込むバッファ（２０３）と、その出力データのサンプリングレートを変換するためのサンプリングレートコンバータコア（２０１）と、上記サンプリングレートコンバータコアにおけるサンプリングレート変換を制御可能なサンプリングレート変換制御部（２０２）とを設ける。 - 特許庁

A data buffer circuit outputs first writing data received in a preceding writing cycle to the core part responding to the rise of a writing control signal, and receives second writing data from the outside responding to the fall of a writing control signal.例文帳に追加

データバッファ回路は、先行する書込みサイクルにおいて受信した第１の書込みデータを書込み制御信号の立ち上がりに応答してコア部に出力し、書込み制御信号の立ち下りに応答して第２の書込みデータを外部から受信する。 - 特許庁

When an information acquisition request signal is received from the apparatus control system 1, the communication processing circuit 21 judges whether or not the apparatus group information stored in the buffer 22 is new information on the basis of the acquired time information stored in the buffer 22, and if it is judged to be new information, the apparatus group information is supplied to the apparatus control system 1.例文帳に追加

一方、通信処理回路21は、機器制御システム１から情報取得要求信号を受信したとき、バッファ22に格納されている取得時刻情報に基づいて該バッファ22に格納されている機器群情報が新しい情報であるか否かを判断し、新しい情報であると判断した場合に該機器群情報を機器制御システム１に供給する。 - 特許庁

The bidirectional bus driving circuit is provided with; three state buffer circuits 11, 12 which supply a signal D to each of buses YB, YA when a control signal OE is enabled; circuits 15, 17 and 16, 18 which generate control signals (nodes N17, N18); and three state buffer circuits 19, 20 which supply signals of buses YB, YA to buses YA, YB respectively.例文帳に追加

制御信号ＯＥがイネーブルのときに信号ＤをバスＹＢ，ＹＡのそれぞれに供給する３ステートバッファ回路１１，１２と、制御信号（ノードＮ１７，Ｎ１８）を生成する回路１５，１７及び１６，１８と、ノードＮ１７，Ｎ１８の信号がイネーブルのときに、バスＹＢ，ＹＡの信号をバスＹＡ，ＹＢにそれぞれ供給する３ステートバッファ回路１９，２０とを有する。 - 特許庁

By a buffer underrun judging part 17 of a system control circuit 15, when the vibration is detected by a vibration detecting sensor 100 the recording operation is interrupted by a recording control part 18 similar to the time when the buffer underrun state is generated, effecting that the speed of a data transfer rate inputted to an encoder 11 from a personal computer 10 becomes lower as compared with a data transfer rate outputted to the encoder 11.例文帳に追加

システム制御回路１５のバッファアンダーラン判断部１７は、振動検出センサ１００で振動が検出されると、エンコーダ１１に出力されるデータ転送レートに比べてパーソナルコンピュータ１０からエンコーダ１１に入力されるデータ転送レートが低速になるバッファアンダーラン状態が発生したときと同様に記録制御部１８により記録動作を中断する。 - 特許庁

In the process line including the process device 40, an upstream device monitor part 11 monitors the operation state of an upstream device 20 and informs a feed cycle control part 13 of the state; if trouble occurs, a feed indication for a dummy work is sent to the upstream buffer 30 and a collection indication for the dummy work is sent to the downstream buffer 50 through a feed cycle control part 13.例文帳に追加

プロセス装置４０を含む加工ラインにおいて、上流装置監視部１１により上流装置２０の稼働状態を監視し、投入サイクル制御部１３にその状態を通知するとともに、トラブル時には上流バッファ３０にダミーワークの投入指示を与え且つ投入サイクル制御部１３を通して下流バッファ５０にダミーワークの回収指示を出す。 - 特許庁

The alarm circuit is provided with a buffer amplifier 25 for inputting control voltage, an alarm adjustment circuit 26 for adding voltage adjusted by an alarm adjusting terminal to output voltage from the buffer amplifier 25 and outputting the added voltage and an amplifier 27 for amplifying the output of the alarm adjustment circuit 26 by reference voltage to which a temperature characteristic is added and outputting voltage obtained by adding offset to the control voltage.例文帳に追加

制御電圧を入力するバッファアンプ２５と、アラーム調整端子により調整された電圧と、バッファアンプ２５の出力電圧とを加算して出力するアラーム調整回路２６と、アラーム調整回路２６の出力を温度特性が付加されたリファレンス電圧により増幅して、制御電圧にオフセットを加えた電圧を出力するアンプ２７とを備えた。 - 特許庁

The system loops a message sent to the destination terminal, from the multimedia communication control protocol, stores the looped message in the buffer means 10, which has a queue structure, while processing so as to establish negotiation connection, and sends the message retrieved from the buffer means 10 of the queue structure to the communication control protocol as a message received from the communication destination terminal.例文帳に追加

マルチメディア通信制御プロトコルから通信相手端末へ送信されるメッセージを折り返し、折り返したメッセージをネゴシエーション接続が確立されるように加工をしながらキュー構造を備えたバッファ手段１０に格納し、キュー構造のバッファ手段１０から取り出されたメッセージを、通信相手端末からの受信メッセージとして通信制御プロトコルへ送信する。 - 特許庁

The ATM switch 100 comprises an input port 10 to 13 having an arbitrary number, a buffer 301 which stores an ATM cell entered from the input port every cell unit, an output port 30 to 33 having an arbitrary number corresponding to the input ports, and a control part 303 which outputs control information after processing information obtained by managing a free capacity of the cell buffer in a cell unit.例文帳に追加

ＡＴＭスイッチ１００は、任意の番号が付された入力ポート１０〜１３、入力ポートからのＡＴＭセルをセル単位毎に記憶するバッファ３０１、入力ポートに対応して任意の番号が付された出力ポート３０〜３３、セルバッファの空き容量をセル単位で管理し、この結果得られた情報を処理して制御情報を出力する制御部３０３を持つ。 - 特許庁

In a method for operating a power generation system including the fuel cell connected to an electric buffer such as a system battery and also connected to the vapor reformer, the operation of the reformer is controlled in accordance with voltage 302 influenced by the electric buffer while maintaining a rate 322 of vapor to carbon in the reformer for the fuel cell to control the charge of the electric buffer.例文帳に追加

システムバッテリーなどの電気的バッファに接続され、さらに蒸気改質器に接続された燃料電池を含む発電システムの運転方法において、燃料電池によって電気的バッファの充電を制御するために、改質器における蒸気と炭素の割合３２２を維持する一方、電気的バッファによって影響された電圧３０２に基づいて改質器の運転を調整する。 - 特許庁

The method for controlling the display of the mobile communication terminal includes a step for allocating a screen output buffer to an internal memory, a step for structuring screen data in the screen output buffer when screen information is input from an external, and a step for directly reading the screen data from the screen output buffer and outputting it to the display device by a control part.例文帳に追加

移動通信端末機のディスプレイ制御方法は、内部メモリに画面出力バッファーを割り当てる段階と、外部から画面情報が入力されると、画面出力バッファーに画面データを構成する段階と、該構成された画面データの出力が要求されると、制御部が直接前記画面出力バッファーから画面データを読み出してディスプレイ装置に出力する段階と、を含んで行われる。 - 特許庁

This device has a first signal buffer receiving an address control signal and generating an address control signal stored temporarily, a mode detecting circuit receiving the address control signal stored temporarily and generating a burst control signal, and a core access trigger circuit receiving the burst control signal and generating a core access signal used for starting core access for burst mode operation of the memory device.例文帳に追加

本発明の装置は、アドレス制御信号を受け、一時的に記憶されたアドレス制御信号を生成する第１の信号バッファと、一時的に記憶されたアドレス制御信号を受け、バースト制御信号を生成するモード検出回路と、バースト制御信号を受け、記憶装置のバーストモード動作用のコア・アクセスを開始させるため使用されるコア・アクセス信号を生成するコア・アクセス・トリガ回路と、を有する。 - 特許庁

When the non-activation control signal is inputted to the pad 30 for activation/ deactivation control, the source electrode and the drain electrode of a transistor 61 are made conductive, a signal inputted from the pad 7 for data input/output control is not inputted to an internal circuit 44 arranged at more inner part than an input buffer circuit 60.例文帳に追加

非活性制御信号が活性／非活性制御用パッド３０に入力されると、トランジスタ６１のソース電極とドレイン電極とが導通して、データ入力出力制御用パッド７から入力される信号が、入力バッファ回路６０よりも内部にある内部回路４４に入力されないようになる。 - 特許庁

A reception protocol processing part 52 performs the reception protocol processing to a received frame received by the network interface part 51, acquires control information, stores the control information including it at least in a control information queue 55, and when data are included in the received frame, stores them in a reception buffer 54.例文帳に追加

受信プロトコル処理部５２は、ネットワークインタフェース部５１が受信した受信フレームに対して受信プロトコル処理を行い、制御情報を取得しこれを少なくとも含む制御情報を制御情報キュー５５に記憶させ、受信フレームにデータが含まれていればこれを受信バッファ５４に記憶させる。 - 特許庁

When receiving the prize ball BUSY signal, the game control means carries out the processing of subtracting the number designated by the prize ball control signal from the contents of a total prize ball buffer for memorizing the number of prize balls to be put out and then outputs the subsequent control signal when the number of prize balls yet to be put out is memorized.例文帳に追加

遊技制御手段は、賞球ＢＵＳＹ信号を受信すると、賞球払出数を記憶する総賞球数バッファの内容から賞球制御信号で指定した数を減算する処理を行った後に、未払出の賞球数が記憶されていたときには、次の賞球制御信号を出力する。 - 特許庁

This bitrate control method executes bitrate control by separating a video sequence formed only with intra pictures, into picture group units, slice units, and macroblock units, and can prevent overflow and underflow of a buffer by guiding the bitrate control so that a predetermined amount of bits can be generated when encoding is performed.例文帳に追加

本発明によるビット率制御方法は、イントラピクチャーのみで構成された動画シーケンスを、ピクチャーグループ単位、スライス単位及びマクロブロック単位で分離してビット率制御を行い、符号化時に一定のビット量が発生するように誘導することによってバッファのオーバーフロー及びアンダーフローを防止できる。 - 特許庁

When receiving the prize ball BUSY signal, the game control means carries out the processing of subtracting the number designated by the prize ball control signal from the contents of a total prize ball buffer for memorizing the number of prize balls to be put out and then outputs the subsequent prize ball control signal when the number of prize balls yet to be put out is memorized.例文帳に追加

遊技制御手段は、賞球ＢＵＳＹ信号を受信すると、賞球払出数を記憶する総賞球数バッファの内容から賞球制御信号で指定した数を減算する処理を行った後に、未払出の賞球数が記憶されていたときには、次の賞球制御信号を出力する。 - 特許庁

A control signal is generated in a wobble detector circuit to control the gain of the variable gain amplifiers 3 and 4 by using a comparator 10, a low-pass filter, and a control buffer 17 based on each of the rectified signal of the reproduced optical disk signals 1 and 2 which are the output data of the variable gain amplifiers 3 and 4.例文帳に追加

ウォブル検出回路において、可変利得器３及び４の出力である光ディスク再生信号１及び２の整流信号に基づいて、それぞれ一つの比較器１０、低域通過フィルタ及び制御バッファ１７を用いて可変利得器３及び４の利得制御を行う制御信号を生成する。 - 特許庁

Thus, by sending out the test signal to the control part 14, a test mode is recognized, and when an ON-OFF control signal is made to High, operation of a latch circuit 15 is stopped, and clock is sent out to a clock output terminal 6 from the control part 14 via an AND circuit 16 and a buffer 8, to be externally outputted.例文帳に追加

このようにテスト信号が制御部１４に送出されることによって、テストモードを認識し、ＯＮ／ＯＦＦ制御信号をＨｉとするとラッチ回路１５の動作が停止しするとともに、クロックを制御部１４よりＡＮＤ回路１６、バッファ８を介してクロック出力端子６に送出して外部に出力する。 - 特許庁

To provide a bus connecting device capable of securing a real-time property of a predetermined processing by control means while reducing a buffer memory mounted on the control means in a configuration where a plurality of control means connected to a second bus accesses a memory connected to a first bus; and to provide an image processor having the same.例文帳に追加

第２のバスに接続された複数の制御手段が第１のバスに接続されたメモリにアクセスする構成において，該制御手段に搭載するバッファメモリを省減しつつ，該制御手段による既定の処理のリアルタイム性を確保することのできるバス間接続装置及びこれを備えた画像処理装置を提供すること。 - 特許庁

When receiving the prize ball BUSY signal, the game control means carries out the processing of subtracting the number designated by the winning ball control signal from the contents of a total prize ball buffer for storing the number of prize balls to be put out and then, outputs the subsequent winning ball control signal when the number of the prize balls yet to be put out is still stored.例文帳に追加

遊技制御手段は、賞球ＢＵＳＹ信号を受信すると、賞球払出数を記憶する総賞球数バッファの内容から賞球制御信号で指定した数を減算する処理を行った後、未払出の賞球数がまだ記憶されていれば次の賞球制御信号を出力する。 - 特許庁

Product water produced at the fuel cell 1 is stored in a pure water tank 2, a water level is detected by a pure water tank level sensor 3 for a control part 5 to control switching of a first drain valve 4, and at the same time, the product water drained from the pure water tank 2 by water-level control is stored in a buffer tank 6.例文帳に追加

燃料電池１で生成された生成水を純水タンク２に貯蔵し、この水位を純水タンク水位センサ３で検出して制御部５が第１の排水弁４の開閉を制御するとともに、水位制御により純水タンク２から排出した生成水をバッファタンク６に貯蔵する。 - 特許庁

In the case where all HARQ processes are occupied by the other communication, the HARQ process control section 121 discards any packet stored in an HARQ buffer 123, in accordance with the number of HARQ processes required for executing the preferential communication, in packets stored in the HARQ buffer 123.例文帳に追加

ＨＡＲＱプロセス制御部１２１は、全てのＨＡＲＱプロセスが他の通信によって占有されている場合、ＨＡＲＱバッファ１２３に格納されているパケットのうち、優先通信の実行に必要なＨＡＲＱプロセスの数に応じて、ＨＡＲＱバッファ１２３に格納されているパケットを廃棄する。 - 特許庁

The device stores streaming data in a buffer memory 4, and transmits the data stored in the buffer memory 4 from a network device 6 based on either a 1st transmission protocol which guarantees quality of transmission data by retransmission control or a 2nd transmission protocol which does not carry out retransmission.例文帳に追加

上記課題を解決するべく、ストリーミングデータを送信バッファメモリ４に蓄積し、再送制御によって送信データの品質を保証する第１の送信プロトコル及び再送制御を行なわない第２の送信プロトコルのいずれかに基づいて前記バッファメモリ４に蓄積されたデータをネットワーク装置６から送信する。 - 特許庁

The AV clips are generated by use of a multiplexer which has a buffer state retaining means and a buffer control means which input AV clip connection information indicating the relationship between the blocks, so that when a part of the AV clips is updated, the reproduction of the AV clips can be minimized to update the AV clips.例文帳に追加

そして、ブロック間の関係を示したＡＶクリップ接続情報を入力とし、バッファ状態保持手段と、バッファ管理手段を持つマルチプレクサを用いてＡＶクリップの作成を行うことで、ＡＶクリップの一部更新などの際に、ＡＶクリップの再度の作成を最小限にしてＡＶクリップの更新を行うことができる。 - 特許庁

A duty rate detection control part detects whether the duty rate of the output signal of a buffer for duty rate adjustment for adjusting the duty rate of a pulse signal to be supplied from an oscillation circuit or the like is larger or smaller than a target value based on the output signal of the buffer for duty rate adjustment and its inversion signal.例文帳に追加

デューティ比検出制御部は、発振回路等から供給されるパルス信号のデューティ比を調整するデューティ比調整用バッファの出力信号とその反転信号に基づいて、デューティ比調整用バッファの出力信号のデューティ比が目標値よりも大きいのか、小さいのかを検出する。 - 特許庁

Then, photographing processing of acquiring the image from the imaging element 2 at the imaging frame rate and storing it in the memory (buffer) 9 is executed, and live view display processing of reading the images from the memory (buffer) 9 at the display frame rate, sending them out to a driver 6 and successively displaying them in a display part 7 is executed by a memory read control part 11a.例文帳に追加

そして、上記撮像フレームレートで撮像素子２から画像を取得し、メモリ（バッファ）９に格納する撮影処理を実行し、メモリ読出し制御部１１ａにより、上記表示フレームレートでメモリ（バッファ）９から画像を読み出し、ドライバ６に送出して表示部７で順次表示するライブビュー表示処理を実行する。 - 特許庁

The reproducing device 20 has a memory 4, capable of holding specified buffer capacity for the signal input from outside having a normal speed, a read part 5 which reads data out of the memory 4, and a control part 9 which sets the buffer capacity of the memory, according to the readout speed at which the read part 5 reads the data out of the memory 4.例文帳に追加

再生装置２０は、外部から１倍速で入力される信号を所定バッファ容量を保持可能なメモリ４と、メモリ４からデータを読み出す読出し部５と、読出し部５がメモリ４からデータを読出す再生速度に応じてメモリのバッファ容量を設定する制御部９と、を備える。 - 特許庁

A network interface 101 to a network 105 of packet communication is connected with the microprocessor 100 via a first data buffer 101B and a bus 103, and a control register 102C and a second data buffer 102B to be used for encryption, decryption and message authentication are connected with the microprocessor 100 via the bus 103.例文帳に追加

パケット通信のネットワーク１０５に対するネットワークインターフェイス１０１が第１のデータバッファ１０１Ｂおよびバス１０３を介してマイクロプロセッサ１００に接続され、暗復号・メッセージ認証に使用する制御レジスタ１０２Ｃおよび第２のデータバッファ１０２Ｂがバス１０３を介してマイクロプロセッサ１００に接続される。 - 特許庁

A schedule control portion 106 decides an advance read schedule (advance read quantity, advance read time interval) of a media data to be next reproduced, based on a receiving buffer reduction rate input from a receiving buffer observation processing portion 107, and outputs a data acquisition requiring command to a data requirement processing portion 102 according to the advance read schedule.例文帳に追加

スケジュール制御部１０６は、受信バッファ観測処理部１０７から入力された受信バッファ減少速度に基づいて、次に再生するメディアデータの先読みスケジュール（先読み量、先読み時間間隔）を決定し、この先読みスケジュールに従ってデータ取得要求コマンドをデータ要求処理部１０２に出力する。 - 特許庁

This character string output system includes an input-output processor 13 performing the reading of picture data from a frame buffer 11 to a buffer memory 14 and performing the writing back of the data from the memory 14 to the memory 11 and a control processor 15 performing the overwriting of a character pattern and performs processings to one character in the order of a reading, an overwriting and a writing back.例文帳に追加

本文字列出力システムは、画像データの、フレームバッファ１１からバッファメモリ１４への読み込み、バッファメモリ１４からフレームバッファ１１への書き戻しを行なう入出力プロセッサ１３と、文字パターンの上書きを行なう制御プロセッサ１５とを含み、１つの文字に、読み込み、上書き、書き戻しの順に処理を施す。 - 特許庁

In a normal state, the control section 6 stores the resource request temporarily to a buffer each time a host 7 receives a resource request, determines a resource assigned on the basis of the state of a resource recorded in the round robin queue, updates the value of the round robin queue depending on the contents of the buffer and transfers a parameter to the resource.例文帳に追加

通常時には、ホスト７のリソース要求のたびに、制御部６はこれをバッファに一時的に記録し、ラウンドロビンキュー上に記録されているリソースの状態に基づいて割り当て可能なリソースを決定し、バッファの内容によりラウンドロビンキューの値を更新し、当該リソースへパラメータを転送する。 - 特許庁

Further, this device has an output control means CNT, which detects that the composite synchronizing signal put out from the input buffer 1 has exceeded a reference pedestal level and outside supplying the composite synchronizing signal from the waveform shaping circuit WS instead of the input buffer 1.例文帳に追加

この装置はさらに入力バッファ１から出力された複合同期信号が基準ベデスタルレベルを越えたことを検出し、この検出時に入力バッファ１から出力された複合同期信号の代りに波形整形回路ＷＳから出力された複合同期信号を外部出力する出力制御部ＣＮＴを備える。 - 特許庁