「buffer control」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

A buffer tank 2 and a control means 10 are provided between the liquid ejection means 4 to a mixing/reaction tank 3 for an ejected liquid and an ejecting liquid storage tank 1 to control the pressure fluctuations in the buffer tank 2 corresponding to the pressure fluctuations in the mixing/ reaction tank 3 and an opening means capable of releasing the pressure in the tank to a peripheral atmosphere is provided.例文帳に追加

吐出された液体の混合／反応槽３への液体吐出手段４と吐出用の液体貯蔵タンク１との間に緩衝用槽２と制御手段１０を備えるろことで、混合／反応槽３内の圧力変動に対応して緩衝用槽２内の圧力変動を制御すると共に、同槽内の圧力を周囲雰囲気に開放することのできる開放手段を設けることにより、上記の課題を達成。 - 特許庁

The inspection result writing section 53 includes an image processing priority writing section 54 for continuing the execution of a control program without writing newly obtained inspection results when free space in the output buffer 56 runs short, and an output processing priority writing section 55 for interrupting the execution of the control program until the inspection results can be written into the output buffer 56 by reading the inspection results.例文帳に追加

検査結果書込み部５３は、出力バッファ５６内の空き容量が不足した場合に、新たに得られた検査結果を書き込まずに制御プログラムの実行を継続させる画像処理優先書込み部５４と、検査結果が読み出されることによって出力バッファ５６に検査結果が書き込めるようになるまで制御プログラムの実行を中断させる出力処理優先書込み部５５とからなる。 - 特許庁

The page buffer circuit of a flash memory device includes page buffers PB1 to PB2K connected to the plurality of bit line pairs BLe1..., BLo1..., respectively, and performing simultaneously read operation or program operation on the memory cells in response to bit line control signals, bit line select signals and control signals.例文帳に追加

複数のビットラインＢＬｅ１〜，ＢＬｏ１〜対の各々に１つずつ対応するよう連結され、ビットライン制御信号、ビットライン選択信号、および制御信号に応答して、前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファＰＢ１〜ＰＢ２Ｋを有する。 - 特許庁

An address buffer circuit outputs a first address signal received in a preceding writing cycle to a core part of a memory device responding to the rise of a writing control signal, and receives a second address signal from the outside responding to the rise of a writing control signal.例文帳に追加

アドレスバッファ回路は、先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、書込み制御信号の立ち上がりに応答して第２のアドレス信号を外部から受信する。 - 特許庁

The electrophotographic system 200 comprises a central processor (CPU) 201 for controlling the entire system generally, an ROM 202 storing a control program, and an RAM 203 for use as the working area of the control program and the buffer area of print data interconnected through a bus 204.例文帳に追加

電子写真装置２００は、装置全体の制御を行う中央処理装置（ＣＰＵ）２０１と、制御プログラムが格納されたＲＯＭ２０２と、制御プログラムの作業領域および印刷データのバッファ領域として使用するＲＡＭ２０３とを備え、これらがバス２０４を介して接続されている。 - 特許庁

Each voltage sensor measures both end voltages of each cell constituting each cell group at a predetermined period, and, when it receives a command from the control unit, transmits to the control unit a measurement result according to the command, of a plurality of past measurement results stored in a buffer memory.例文帳に追加

各電圧センサは、所定の周期で各セルグループを構成する各セルの両端電圧を測定するものであって、コントロールユニットからコマンドを受信したとき、バッファメモリに格納されている過去複数回分の測定結果の内、該コマンドに応じた測定結果をコントロールユニットに送信する。 - 特許庁

The packet buffer FIFO memory device includes a writing means for writing the writing packet data in the memory while specifying a writing address, a reading means for sequentially reading the packet data from the memory while specifying a reading address and a state control means for performing the FIFO control for the writing means and the reading means.例文帳に追加

書き込みパケットデータについて書き込みアドレスを指定しつつメモリへの書き込みをなす書込み手段と、読み出しアドレスを指定しつつメモリからパケットデータを順次読み出す読出し手段と、書込み手段と読出し手段についてFIFO制御をなす状態制御手段と、を含む。 - 特許庁

A serial interface device includes a first signal terminal 104 shared as a data transmission terminal and a second control signal terminal, a second signal terminal 105 shared as a data reception terminal and a first control signal terminal, and four buffer amplifiers 107, 108, 110 and 111.例文帳に追加

シリアルインターフェース装置において、データ送信端子と第２の制御信号端子とを共用化してなる第１の信号端子１０４と、データ受信端子と第１の制御信号端子とを共用化してなる第２の信号端子１０５と、４個のバッファアンプ１０７，１０８，１１０，１１１とを含む。 - 特許庁

The monitor and control apparatus 1 includes: a communication block including network processors 13a, 13b and 14 connected to a bus circuit 16 via a bus buffer 15; and a control block including a controller 18, a memory 19 and data memories 20a, 20b and 21 connected to a bus circuit 17.例文帳に追加

監視制御装置１は、バスバッファ１５を挟んで、バス回線１６に接続されたネットワーク処理部１３ａ，１３ｂ，１４による通信用ブロックと、バス回線１７に接続された制御部１８、メモリ部１９、及びデータメモリ部２０ａ，２０ｂ，２１による制御用ブロックとを、備える。 - 特許庁

As a specific technique, there are provided methods for (A) providing on-chip bypass capacitance for the control circuit to separate power feeding routes of the control circuit and the output buffer in an AC manner and (B) designing (inserting resistance) in such a manner that the vibration mode of electric parameter noise in the power feeding route becomes over-attenuation.例文帳に追加

具体的な手法は、（Ａ）制御回路用のオンチップバイパスキャパシタンスを設け、AC的に制御回路と出力バッファの給電経路を切り分ける方法、と（Ｂ）給電経路の電気パラメータノイズの振動モードが過減衰になるような設計（抵抗の挿入）をする方法がある。 - 特許庁

A termination control circuit 17 adjusts a resistance value of the termination circuit 18 to a value such that an input buffer circuit 21 detects the levels of the channels L1 and L2 as H-level signals, based on the termination control signal So and an enabling signal Se output from a determination circuit 23.例文帳に追加

そして、終端制御回路１７は、終端制御信号Ｓｏと、判定回路２３から出力される許可信号Ｓｅに基づいて、終端回路１８の抵抗値を、入力バッファ回路２１が伝送路Ｌ１，Ｌ２のレベルをＨレベルの信号として検出する値に調整する。 - 特許庁

A switch 115 is turned to a side A first, data for the prescribed GOP number of image data inputted from a buffer 102 through the switch 103 are used as an encoding unit so that variable length encoding is performed while performing control to a prescribed encoding rate in a rate control circuit 114 in each encoding unit.例文帳に追加

始めにスイッチ１１５をＡ側にして、バッファ１０２からスイッチ１０３を介して入力される画像データの所定ＧＯＰ数分のデータを符号化単位として、この符号化単位毎に、レート制御回路１１４で所定の符号化レートに制御しながら可変長符号化を行う。 - 特許庁

The SC correction control section 13 outputs an SC value 107 included in an SN value 105 extracted by an SAR-PDU (segmentation and reassembly protocol data unit) header extraction section 1 and an SC correction instruction signal 132 for correcting the wrong SC value by the SC correction control signal 131 to an SN buffer 11.例文帳に追加

ＳＣ訂正制御部１３は、ＳＡＲ−ＰＤＵヘッダ抽出部１が抽出したＳＮ値１０５に含まれるＳＣ値１０７と、ＳＣ訂正制御信号１３１により、誤っているＳＣ値を訂正するＳＣ訂正指示信号１３２をＳＮバッファ１１に出力する。 - 特許庁

To provide a communication control unit capable of reducing deterioration in a radio state in one of a main path and a subpath and the influence of the residence of a transmission buffer caused by the rapid congestion of traffic, or the like, and to provide a radio communication device, a communication control method, and radio communication method.例文帳に追加

主経路と従経路のいずれかでの無線状態の悪化や、トラフィックの急激な混雑などによって生じる送信バッファの滞留の影響を軽減することができる通信制御装置、無線通信装置、通信制御方法及び無線通信方法を提供する。 - 特許庁

A semiconductor device comprises: a main transistor 30 for switching between an ON state and an OFF state in response to a control signal; and a buffer element 40 for controlling the ON state and the OFF state of the master transistor 30 by switching the control signal to high level or low level in accordance with a current value flowing in the master transistor 30.例文帳に追加

制御信号に応じてオン状態とオフ状態を切り替える主トランジスタ３０と、主トランジスタ３０に流れる電流値に応じて制御信号をハイレベル又はローレベルに切り替えて主トランジスタ３０のオン状態とオフ状態とを制御するバッファ素子４０と、を備える。 - 特許庁

To provide a semiconductor device preventing destruction of an input/ output buffer caused by collision of data, even if any one of the control terminal of output control breaks down in a test performed by connecting plural semiconductor devices incorporating plural semiconductor elements where output data terminals are shaved.例文帳に追加

データの出力端子が共通な複数の半導体素子を内蔵する半導体装置を複数接続して行うテストで、いずれかの出力制御の制御端子が故障しても、データの衝突による入出力バッファの破壊を防止する半導体装置を提供する。 - 特許庁

The image coding circuit 120 codes an image signal received from an image input terminal 122 according to a control method of which the output code quantity control circuit 150 informs while controlling the quantity of the outputted image coding data and stores the coded signal to the image coding data storage buffer 121.例文帳に追加

画像符号化回路１２０は、画像入力端子１２２より入力された画像信号を、出力符号量制御回路１５０が通知する制御方法に従い、出力する画像符号化データの量を制御しながら符号化し、画像符号化データ格納バッファ１２１へ格納する。 - 特許庁

Under control of control units 310 and 311, in an HDD 103, a packet output from a stream data input part 301 is added with a time stamp by a time stamp addition part 303 and transferred to an HDD 104 via a buffer 304, a stream data generation part 306 and a stream data output part.例文帳に追加

制御部３１０、３１１の制御により、ＨＤＤ１０３では、ストリームデータ入力部３０１から出力されたパケットがタイムスタンプ付加部３０３によりタイムスタンプが付加されてバッファ３０４、ストリームデータ生成部３０６、ストリームデータ出力部を経由して、ＨＤＤ１０４に転送される。 - 特許庁

To provide a communication control device, a radio communication device, a communication control method and a radio communication method, capable of reducing the influence of a residence of a transmission buffer caused by deterioration in a radio state in one of a main path and a subpath and rapid congestion of traffic or the like.例文帳に追加

主経路と従経路のいずれかでの無線状態の悪化や、トラフィックの急激な混雑などによって生じる送信バッファの滞留の影響を軽減することができる通信制御装置、無線通信装置、通信制御方法及び無線通信方法を提供する。 - 特許庁

In a semiconductor integrated circuit device 4 for use in a battery monitoring module 3, an MCU 10 has an I2C control block 12 for controlling serial communications such as the I2C, and an analog front-end 11 has an input/output buffer 13 serving as an interface of the I2C control block 12.例文帳に追加

バッテリ監視モジュール３に用いられる半導体集積回路装置４において、ＭＣＵ１０には、Ｉ２Ｃなどのシリアル通信の制御を行うＩ２Ｃ制御ブロック１２を有しており、アナログフロントエンド１１は、Ｉ２Ｃ制御ブロック１２のインタフェースとなる入出力バッファ１３を有している。 - 特許庁

A self-adjustment/external control switching variable reactance section 1 includes: a capacitor A16 for receiving a transmission signal input; a buffer 18 for receiving a control signal input; an inductor 14; a varactor diode 13; resistors B21, B15; a capacitor B15; a fixed voltage power supply 12; a circuit ground 19; a filter 11; and an amplifier 17.例文帳に追加

送信信号入力を受ける容量Ａ１６と、制御信号入力を受けるバッファ１８と、インダクタ１４と、可変容量ダイオード１３と、抵抗Ａ２０と、抵抗Ｂ２１と、容量Ｂ１５と、固定電圧電源１２と、回路グランド１９と、フィルタ１１と、増幅器１７とを備える。 - 特許庁

To provide an image processing apparatus and an image processing method for reducing a load of processing of displaying image information on a display section imposed on a control section so as to enhance the processing efficiency of the control section in providing an image buffer area to a storage section for storing the image information.例文帳に追加

画像情報を記憶する記憶部にイメージバッファ領域を設ける場合に、表示部に画像情報を表示させる処理による制御部の負荷を低減し、制御部の処理効率を向上させることができる画像処理装置および画像処理方法を提供すること。 - 特許庁

Data transfer requests from decoders 7 and 8 are supplied from a read/write arbitrating circuit 15 to a read/write control circuit 6, and the read/write control circuit 6 reads corresponding packets from the data buffer 5, and supplies it to each of decoders 7 and 8 based on the information of each of pointers 11-14.例文帳に追加

デコーダ７，８からのデータ転送要求は、リード／ライト調停回路15からリード／ライト制御回路６に供給され、リード／ライト制御回路６は、各ポインタ11乃至14の情報に基づいて、対応するパケットをデータバッファ５から読出して各デコーダ７，８に供給する。 - 特許庁

The process control computer 1 controls driving of carrying devices TA1 to TAn via the carrying device/manufacturing device communication control computer 2 so that an in-process lot may be stored in a shelf of a shelf number corresponding to the process number imparted to the lot, in the buffer station.例文帳に追加

工程管理コンピュータ１は、バッファステーションにおいて、仕掛かりロットを、該ロットに付与された工程番号に対応付けられた棚番号の棚に収納させるように、搬送装置・製造装置通信管理コンピュータ２を介して搬送装置ＴＡ１〜ＴＡｎの駆動を制御する。 - 特許庁

To generate a stream for maintaining a stable image quality without overflow in a buffer even if an extremely complicated image is locally inputted in mid-flow of a control group when encoding a quantization matrix collectively at the head of the control group in a moving picture encoder.例文帳に追加

動画像符号化装置において、制御グループ先頭でまとめて量子化行列を符号化する場合に、制御グループの途中で局所的に極端に複雑な画像が入力された場合にもバッファを溢れさせることなく安定した画質を維持するようなストリームを生成することを実現する。 - 特許庁

The flow rate control for a raw material gas is carried out by the control of the opening and closing time for shut-off valves, and the gas after mixing is accumulated in a buffer tank 2, and the opening time for the shut-off valves 8-1-8-3 for controlling the flow rate is adjusted based on the gas analysis result of the mixed gas.例文帳に追加

原料ガスの流量制御を遮断弁の開閉時時間の制御によって行い、混合後のガスをバッファタンク２で蓄圧するとともに、混合ガスのガス分析結果に基いて流量制御の遮断弁８−１〜８−３の開時間を調節する。 - 特許庁

Then, in the control LSI 1, a selector 11 for switching output signals g1 from the internal circuit 14 of the control LSI 1 to the memory 8 for the data storage and the signals i1 inputted from external input/output signals d1 through an interface buffer 3 is provided.例文帳に追加

このセレクタ１１により、制御ＬＳＩ１が選択されている動作モード時には、メモリ８は、その制御ＬＳＩ１が使用し、またメモリを内蔵していないその他の制御ＬＳＩ２が選択されている動作モード時には、制御ＬＳＩ１の外部端子には、メモリ８の信号が割り付けられる。 - 特許庁

Decode control or the like is controlled by a stream buffer manager 108a, a main queue manager 108b, a stream queue manager 108c, a decoder manager 110, and a reproduction synchronizing manger 111, so that control becomes simpler, diversified stream input can be coped with ease, and plural reproduction modes can be realized.例文帳に追加

ストリームバッファマネージャ１０８ａ、メインキューマネージャ１０８ｂ、ストリームキューマネージャ１０８ｃ、デコーダマネージャ１１０、再生同期マネージャ１１１によってデコード制御等を管理するので、制御がより簡単で、かつ、多様なストリーム入力に容易に対応でき、複数の再生モードも実現できる。 - 特許庁

When the data transfer to the shared memory 20 is started, the write buffer control unit 13 controls a selector control signal, and causes a selector 15 to select data with no byte mask set thereto and stored in the register 14, and performs burst transfer through a shared bus 40 to the shared memory 20.例文帳に追加

書き込みバッファ制御ユニット１３は、共有メモリ２０へのデータ転送が始まると、セレクタ制御信号を制御してレジスタ１４に格納されているバイトマスクが設定されないデータをセレクタ１５により選択させ、それを共有バス４０を介して共有メモリ２０へバースト転送する。 - 特許庁

The serial forwarding device is provided with a comparator for deciding whether reception data from a serial host is a control packet or not, a buffer for holding reception data decided as a control packet by the comparator, and a counter for measuring the time after the no-response state between the serial host and a device.例文帳に追加

シリアルホストからの受信データが制御パケットであるかどうかを判定する比較器と、この比較器が制御パケットであると判定した受信データを保持するバッファと、シリアルホストとデバイスとの間が無応答状態となってからの時間を計測するカウンタとを備える。 - 特許庁

A bi-directional buffer 17 in the main driver circuit 101 switches the transmitting direction of a signal such that the print control data is transmitted to the head circuit 109 upon occurrence thereof and head information is received from the head circuit 109 during an interval of no print control data.例文帳に追加

主ドライバ回路１０１内の双方向バッファ１７が、印字制御データの発生時には印字制御データをヘッド回路１０９へ送信し、印字制御データの無いインターバルの間は、ヘッド回路１０９からヘッド情報を受信するように、信号伝達方向を自動的に切り替える。 - 特許庁

A circuit of a driver 41 comprises: a logic unit 101 which generates various control signals used for lighting drive of each LED in each LED chip 40; and a buffer unit 102 which performs lighting drive of each LED based on the various control signals generated from the logic unit 101.例文帳に追加

駆動装置４１の回路は、各ＬＥＤチップ４０の各ＬＥＤを点灯駆動する各種制御信号を生成するロジック部１０１と、ロジック部１０１で生成した各種制御信号に基づいて各ＬＥＤを点灯駆動するバッファ部１０２とから構成される。 - 特許庁

A control signal generating means 20 controls each of control signals D1, D2, D3, and D4 so that the output of a buffer means 5 OUT is a sine wave, and this provides a accurate sine wave without the effect of temperature and therefore without the delay of phase.例文帳に追加

バッファ手段５の出力ＯＵＴが、正弦波となるように，制御信号生成手段２０が各制御信号Ｄ１，Ｄ２，Ｄ３およびＤ４を制御することにより、温度変化の影響を受けることなく位相遅れのない精度の高い正弦波出力が得ることができる。 - 特許庁

To provide a controller capable of reducing transfer capacity to a RAM even in the case of second download and afterward, reducing buffer capacity necessary to be secured and further speeding up a rewriting processing of a control program, and its control program rewriting method.例文帳に追加

２回目以降のダウンロード時にも、ＲＡＭ上への転送容量を減少させることができ、確保が必要なバッファ容量を減少させるとともに、制御プログラムの書き替え処理をさらに高速化することができる制御装置およびその制御プログラム書き替え方法を提供する。 - 特許庁

Each complementary converters 12-1 to 12-N provided in each control signal generating circuit 4a, 5a, 6a, converts each signal outputted from the local buffer amplifiers 11-1 to 11-3 with AND gate to its complementary signal and outputs it to each control signal generator 13 in each control signal generating circuits 4a, 5a, 6a.例文帳に追加

各相補変換器１２−１乃至１２−Ｎは各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、アンドゲート付きローカルバッファアンプ１１−１乃至１１−３から出力される各信号をその相補信号に変換して各制御信号発生回路４ａ，５ａ，６ａ内の各制御信号発生器１３に出力する。 - 特許庁

A delay control part 210 and a delay control part 220 which transmit control signals ZRDHO, ZRDLO for making data output from a data output circuit 240 at different time in response to the order of data to be outputted when performing the burst readout of the data of a memory array 100, are provided in an IO buffer 150.例文帳に追加

メモリセルアレイ１００のデータをバースト読出しする際、データ出力回路２４０からデータを出力させるための制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０を、出力されるデータの順番に応じて、異なる伝播時間で伝達する遅延制御部２１０と遅延制御部２２０とを入出力バッファ１５０内に設ける。 - 特許庁

If a transmission indication of priority information is received from a poststage packet control apparatus 50, a prestage packet control apparatus 10 leads out the priority information 2 from a ratio of a band capable of using user apparatuses 1a1 to 1an to a minimum and from a storage situation in a buffer and transmits the priority information 2 to the poststage packet control apparatus 50.例文帳に追加

前段パケット制御装置１０は、後段パケット制御装置５０から優先度情報の送信指示を受信すると、ユーザ装置１ａ１〜１ａｎが最低限使用できる帯域の比やバッファにおけるパケットの格納状況から優先度情報２を導出し、後段パケット制御装置５０に当該優先度情報２を送信する。 - 特許庁

A command forming means 210 obtains information data necessary for realizing desired functions from the separate information control means 110 for the function 1, the separate information control means 120 for the function 2, and the separate information control means 130 for the function 3, forms the navigation commands, and stores the formed navigation command in the optimum block in a buffer 220.例文帳に追加

コマンド作成手段２１０は、所望の機能を実現するために必要な情報データを機能１個別情報管理手段１１０、機能２個別情報管理手段１２０及び機能３個別情報管理手段１３０から取得してナビゲーションコマンドを作成し、作成したナビゲーションコマンドをバッファ２２０内の最適なブロックに蓄積する。 - 特許庁

The packet transfer apparatus is provided with a plurality of communication control parts connected to a communication port, a CPU bus commonly connected to each communication control part, a data bus commonly connected to each communication control part, a CPU and a local memory connected to the CPU bus, a buffer memory connected to the data bus, and a bus bridge for connecting the CPU bus and the data bus.例文帳に追加

通信ポートに接続された複数の通信制御部と、各通信制御部に共通に接続されたＣＰＵバスおよび各通信制御部に共通に接続されたデータバスと、ＣＰＵバスに接続されたＣＰＵ及びローカルメモリと、データバスに接続されたバッファメモリと、ＣＰＵバスとデータバスとを接続するバスブリッジとを備える。 - 特許庁

The controller has a first data transfer control section (11) which is connected to an external device, a second data transfer control section (12) which is connected to the nonvolatile memory, and a transfer arbiter (13) which controls data transfers to or from the buffer memory responding to transfer requests from the first and second data transfer control sections.例文帳に追加

コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。 - 特許庁

During cache fill, when there is a cache mishit of the subsequent command accessing to the data on the same line as the preceding command, the subsequent command is returned to a command buffer in a command control part 10.例文帳に追加

キャッシュフィルが行われている間に、上記先行命令と同一のライン上のデータをアクセスする後続命令がキャッシュミスとなった時、後続命令は命令制御部１０内の命令バッファに戻される。 - 特許庁

A writing control section 30 updates input-phase information composed of (m) bits, and supplies the FIFO buffer 10 with a bit row composed of a high-order (j) bit (j<m) in the input-phase information as the writing address.例文帳に追加

書き込み制御部３０は、ｍビットからなる入力位相情報を更新し、入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を書き込みアドレスとしてＦＩＦＯ１０に供給する。 - 特許庁

The received abnormality start command is stored in a command buffer 94d, and various commands such as a dispensing abnormality report command corresponding to the abnormality start command is transmitted to a sound light control device 72 by the serial communication.例文帳に追加

受信された異常開始コマンドはコマンドバッファ９４ｄに格納され、異常開始コマンドに対応した払出異常報知コマンド等の各種コマンドがシリアル通信によって音光制御装置７２に送信される。 - 特許庁

To provide a disk device provided with a data buffer and an error detecting function by means of a CRC (Cyclic Redundancy Check), which can maintain the interchangeability of control software with the disk device which is not added with any CRC without needing any special memory.例文帳に追加

データバッファを備え、ＣＲＣによる誤り検出機能を有するディスク装置において、特別なメモリを必要とせず、ＣＲＣを付加しないディスク装置との制御ソフトウェアの互換性を維持できるようにする。 - 特許庁

The ferroelectric memory device 1 is provided with a memory part 2, a sense amplifier 3, a column decoder 4, address buffers 5a and 5b, a row decoder 6, an I/O buffer circuit 7, a control circuit 8a, and an evaluation circuit part 9.例文帳に追加

強誘電体メモリ装置１には、メモリ部２、センスアンプ３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、入出力バッファ回路７、制御回路８ａ、及び評価回路部９が設けられている。 - 特許庁