「buffer control」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

A memory read circuit is provided with a data-bus buffer control circuit controlling a data bus buffer 2 so that variation of a signal on a data bus 7 is prevented depending on an operation clock and the contents of a register until a sense amplifier 1 outputs the same value as a value of a memory cell and it is decided to either of a High level or a Low level.例文帳に追加

センスアンプ１の出力がメモリセルの値と同じ値を出力し、ＨｉｇｈレベルまたはＬｏｗレベルどちらかに確定するまでの間、動作クロックやレジスタ内容により、データバス７上の信号の変化をなくすようにデータバスバッファ２を制御するデータバスバッファ制御回路を備える。 - 特許庁

A control unit 113 accelerates the decoding speed, if it is decided, based on the amount of change in the amount of stream data accumulated in the buffer 111, that the accumulated amount tends to increase, and decelerates the decoding speed, if it is decided that the amount of stream data accumulated in the buffer 111 tends to decrease.例文帳に追加

制御部１１３は、バッファ１１１に蓄積されたストリームデータの蓄積量の変化量に基づいて該蓄積量が増加傾向であると判断した場合にデコードの速度を速くし、バッファ１１１に蓄積されたストリームデータの蓄積量が減少傾向であると判断した場合にデコードの速度を遅くする。 - 特許庁

A buffer control circuit 31 has a logic circuit for stopping the operation of the differential input buffer 43 with an H-level signal SUSP, while the USB controller 16 sends L-level signals DPOEZ and DMOEZ enabling data output to the output buffers 41A and 41B, when receiving the signals.例文帳に追加

バッファ制御回路３１は、ＵＳＢコントローラ１６から出力バッファ４１Ａ，４１Ｂにデータの出力を有効にするＬレベルの信号ＤＰＯＥＺ，ＤＭＯＥＺが送られている間、当該信号を受けて、Ｈレベルの信号ＳＵＳＰにより差動入力バッファ４３の動作を停止させる論理回路を有する。 - 特許庁

A CPU 21 (operated based on a description of an HDD start-up control program B) calculates a data transfer speed of the Bluetooth radio part 12 and an unoccupied area of a buffer area in the DRAM 24, and calculates further a remaining time up to the full capacity of the buffer area in the DRAM 24, based on values therein.例文帳に追加

この時、（ＨＤＤ起動制御プログラムＢの記述に基づいて動作する）ＣＰＵ２１は、Ｂｌｕｅｔｏｏｔｈ無線部１２のデータ転送速度とＤＲＡＭ２４のバッファ領域の空き領域とを計算し、これらの値からＤＲＡＭ２４のバッファ領域が満容量になるまでの残り時間をさらに計算する。 - 特許庁

A DVD player 1 has a disk read part 20 which reads the image (each picture) data from a DVD 10, a track buffer 30 which stores the read image data, an MPEG decoder 40 which decodes the image data and a control part 50 which at least controls the track buffer 30 at the time of the backward reproduction of the image data.例文帳に追加

本発明に係るＤＶＤプレーヤー１は、ＤＶＤ１０から画像データ（各ピクチャー）を読み出すディスクリード部２０と、読み出された画像データを記憶するトラックバッファ３０と、画像データをデコードするＭＰＥＧデコーダー４０と、画像データの逆方向再生時に、少なくともトラックバッファ３０を制御する制御部５０とを有する。 - 特許庁

The respiration aid device has a pump 11 for the air compression, a buffer tank 3 for accumulating the compressed air 6, a link tube 5 for supplying the compressed air to a mask 4 for respiration from the buffer tank 3 and a control valve 14 which enables the adjustment of the pressure of the mask 4 by releasing a part of the compressed air.例文帳に追加

空気を圧縮するポンプ１１と、圧縮空気６を蓄積するバッファタンク３と、バッファタンク３から呼吸用のマスク４に圧縮空気を供給する連結管５と、圧縮空気の一部を逃がしてマスク４の圧力を調整可能な制御バルブ１４を有する呼吸補助装置１を提供する。 - 特許庁

In a system, a computer comprises: a shared DB data management unit for managing actions including exclusive lock control for data stored in a buffer, reference thereto and acquisition thereof; a data processing unit for acquiring and processing requested data; and a read-ahead unit for referring to data stored in the buffer and reading the data ahead.例文帳に追加

一実施形態のシステムにおいて、計算機は、バッファに格納されたデータの排他ロック制御、参照及び取得を含む動作を管理する共有ＤＢデータ管理部と、要求されたデータを取得して処理をするデータ処理部と、バッファに格納されているデータを参照してデータを先読みする先読み部とを有す。 - 特許庁

To perform redundant switching without instantaneous outage of data communication in an ATM exchanging device to perform scheduling control of cell outputs which mutually differ from each output queue regarding switching of a redundant system switch without instantaneous outage and switching of redundant cell buffer without instantaneous outage in the ATM exchanging device of output buffer type.例文帳に追加

出力バッファ型のＡＴＭ交換装置における無瞬断冗長系スイッチ切替え及び無瞬断冗長セルバッファ切替えに関し、各出力キューで各々異なるセル出力のスケジューリング制御を行うＡＴＭ交換装置において、データ通信の瞬断無しに冗長切替えを行う。 - 特許庁

An arithmetic check circuit 16 receives the PWM duty output from the arithmetic means 15 within a prescribed time in each control period, and if a difference between the PWM duty and a PWM duty held in a buffer circuit 17 is below a criterion value, transfers the PWM duty to the buffer circuit 17.例文帳に追加

演算確認回路１６は、各制御周期において規定時間内に演算手段１５からＰＷＭデューティが出力され、そのＰＷＭデューティとバッファ回路１７に保持されているＰＷＭデューティとの差分が判定値未満の場合には、そのＰＷＭデューティをバッファ回路１７に転送する。 - 特許庁

The node 2 includes an arithmetic processing unit 14 for generating transmission data to the another node, a transmission buffer 32 for storing the transmission data 200, and a transmission control circuit 31 for transmitting, when performing half duplex communication, the transmission data 200 to the another node after keeping the transmission data 200 stored by the transmission buffer 32 waiting for a predetermined period.例文帳に追加

ノード２は、他のノードへの送信データを生成する演算処理装置１４と、送信データ２００を保持する送信バッファ３２と、半二重通信を行なう際、送信バッファ３２が保持する送信データ２００を所定の期間待機させた後、他のノードに送信する送信制御回路３１とを備える。 - 特許庁

Then, an up/down counter circuit 52 controls an output buffer size on the basis of the compared result of the voltage comparator circuit 51 synchronously with the system clock CK and in a specified operating state such as read, write or Nop activating an OE signal, an updating control register circuit 53 updates output buffer size data.例文帳に追加

そして、アップ／ダウンカウンタ回路５２は、システムクロックＣＫに同期して、電圧比較回路５１の比較結果に基づいて出力バッファサイズを制御し、更新制御レジスタ回路５３は、ＯＥ信号が活性化するリードやライトあるいはノップ（Ｎｏｐ）といったの特定のオペレーティング状態になると、出力バッファサイズデータを更新する。 - 特許庁

The MFP 114 converts the image drawn data included in the first job into image data on the basis of the control data 601 in the job, stores the image data into an image drawn buffer 204 while making the image data correspond to the sequence number 602 and reads the data corresponding to the sequence number 602 in the second and succeeding jobs from the image drawn buffer 204 and transmits the data.例文帳に追加

ＭＦＰ１１４は、ジョブ中の制御データ６０１に基づいて、１つ目のジョブに含まれた描画データをイメージデータに変換し、シーケンス番号６０２に対応付けて描画バッファ２０４に保存し、２つ目以降のジョブ中のシーケンス番号６０２に対応するデータを、描画バッファ２０４から読み出して送信する。 - 特許庁

This circuit is provided with a clock activating circuit 50 which activates internal clock signals ICLK12 and ICLK22 when both of an internal clock signal ICLK11 outputted from the clock buffer 1 and an internal clock signal ICLK21 outputted from the clock buffer 2 are activated between clock buffers 1, 2 and a pulse width control circuit 3.例文帳に追加

クロックバッファ１，２とパルス幅制御回路３との間にクロックバッファ１から出力される内部クロック信号ＩＣＬＫ１１とクロックバッファ２から出力される内部クロック信号ＩＣＬＫ２１との両方が活性化されると内部クロック信号ＩＣＬＫ１２およびＩＣＬＫ２２を活性化するクロック活性化回路５０を設ける。 - 特許庁

The latch circuits 2 and 3 respectively and temporarily hold serial data signals D+ and D- from an internal circuit 1 on the basis of a latch control signal LAT from a control circuit 4 in a normal mode, and output the signals with the phases of the signals made to be the same to the output buffer circuits 8 and 9.例文帳に追加

ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。 - 特許庁

The stream receiving and reproducing device includes: a terminal communication section 110 for receiving stream data and control data distributed via a network 103; a buffer 111 for temporarily storing received stream data; a decoder 112 for decoding the stored stream data; and a terminal control section 113.例文帳に追加

ネットワーク１０３を介して配信されたストリームデータおよび制御データを受信する端末通信部１１０と、受信したストリームデータを一時的に蓄積するバッファ１１１と、蓄積されたストリームデータをデコードするデコーダ１１２と、端末制御部１１３を具備する。 - 特許庁

The control of delay time of the digital delay circuit is realized by controlling an ON-resistance of the parallel connection body 12 in response to a drive capability of the input buffer, a capacity of the delay node 19 and a plurality of the control signals PL1-PL7.例文帳に追加

このデジタル遅延回路の遅延時間の制御は、入力バッファのドライブ能力と遅延ノード１９が持つ容量および複数の制御信号ＰＬ１〜ＰＬ７に応答して並列接続体１２のオン抵抗が制御されることにより実現されている。 - 特許庁

A position calculation part 407 calculates positions of control points belonging to a selected bone, and a skin calculation part 408 calculates a shape of skin by the calculated positions of control points, and a drawing part 409 draws the calculated shape of skin in a buffer part 404.例文帳に追加

位置計算部４０７は、選択されたボーンに属する制御点の位置を計算し、スキン計算部４０８は、計算された制御点の位置によりスキンの形状を計算し、描画部４０９は、計算されたスキンの形状をバッファ部４０４に描画する。 - 特許庁

After a job control part 32 sends a pass-printing message to an engine control part 34 in a controller 24 of the serial printer 20, an event flag 36 is set concurrently with the immediate output of a paper feed message to a message buffer before the termination of the pass-printing operation in a printing engine 22.例文帳に追加

シリアルプリンタ２０のコントローラ２４内で、ジョブ制御部３２がパス印字メッセージをエンジン制御部３４に送った後、印刷エンジン２２でのパス印字動作が終了する前に、直ちに紙送メッセージをメッセージバッファに出力し同時にイベントフラグ３６をセットする。 - 特許庁

The printing controlling device consists of a characteristic interference buffer means capable of designating an address pointer at an internal arbitrary address, and a memory control means and a video control means capable of making a DMA priority and a DMA burst length variable before and after the designated address pointer.例文帳に追加

内部の任意アドレスにアドレスポインタを指定できる特徴的な干渉バッファ手段と、指定されたアドレスポインタの前後でＤＭＡ優先順位及びＤＭＡバースト長を可変にできる、メモリ制御手段及びビデオ制御手段により構成される。 - 特許庁

An internet FAX unit 10 stores data 32 from a G3FAX unit 30 temporarily in a FAX control section 12, and a packetizing/depacketizing section 14 packetizes data 34 read out sequentially depending on size information 36 from a size information storage section 16 and then encodes the data before delivering to a buffer section 20 and a UDPTL control section 18.例文帳に追加

インターネットFAX 装置10は、G3FAX 装置30からのデータ32をFAX 制御部12に一時格納し、パケット化／デパケット化処理部14では順次読み出したデータ34をサイズ情報ストレージ部16からのサイズ情報36に応じてパケットし、符号化してバッファ部20およびUDPTL 制御部18に供給する。 - 特許庁

A station-side device 30 includes a transmission buffer 34 for storing down data signals received from an external upper network 20, a station-side control unit 40 having a transmission schedule generation means 42 and a control signal generation means 44, and a transmission unit 36.例文帳に追加

局側装置３０は、外部の上位ネットワーク２０から受け取った下りデータ信号を蓄積する送信バッファ部３４と、送信計画作成手段４２及び制御信号生成手段４４を有する局側制御部４０と、送信部３６を備える。 - 特許庁

The control signal voltage change adjustment circuit 59 adjusts a voltage change in a control signal SB1 so as to suppress the variations in the slew rate of the external output signal SC1 caused by the variations in the threshold voltage of the NMOS transistor 15 of the output buffer 8.例文帳に追加

制御信号電圧変化調整回路５９は、出力バッファ８のＮＭＯＳトランジスタ１５のスレッショルド電圧のばらつきによる外部出力信号ＳＣ１のスルーレートのばらつきを抑制するように制御信号ＳＢ１の電圧変化を調整する。 - 特許庁

A mobile communication system comprises: a plurality of mobile stations; a control station for relaying packets destined to the mobile stations; and a base station for temporarily storing the packets transmitted from the control station into a buffer and transmitting the packets to the mobile stations.例文帳に追加

移動通信システムは、複数の移動局と、前記複数の移動局宛てのパケットを中継する制御局と、前記制御局から送出された上記パケットを一時的にバッファに格納して前記複数の移動局に送出する基地局とから構成される。 - 特許庁

A photographing condition is varied to perform photographing processing a plurality of times for one release operation by processing of an imaging part 10, buffer memories 11 and 14, an image processing part 12, a memory control part 13, and a system control part 15, and thus a series of a plurality of image data is generated.例文帳に追加

撮像部１０とバッファメモリ１１、１４と画像処理部１２とメモリ制御部１３とシステム制御部１５の処理により、１度のレリーズ操作に対して、撮影条件を変更して複数回の撮影処理を行い、一連の複数の画像データを生成する。 - 特許庁

Then, when the transmission function of the node 1 is executed, reception preparation completion is recognized from the control information, and a transmission message is remotely written in a reception buffer 6-2-1 of the node 2 based on the control information by a high delay/high band width transmitting part 8-1.例文帳に追加

次いで、ノード１の送信関数が実行すると、該制御情報から受信準備完了を認識すると、高遅延高バンド幅送信部８−１にて該制御情報に基づきノード２の受信バッファ６−２−１へ送信メッセージを遠隔書き込みする。 - 特許庁

A mobile communication system comprises a plurality of mobile stations, the control station which relays packets addressed to the plurality of mobile stations, and the base station which stores the packets sent out by the control station temporarily in a buffer and sends them out to the plurality of mobile stations.例文帳に追加

移動通信システムは、複数の移動局と、複数の移動局宛てのパケットを中継する制御局と、制御局から送出された上記パケットを一時的にバッファに格納して複数の移動局に送出する基地局とから構成される。 - 特許庁

An address/amplitude control means 14 generates a read address to a buffer memory 12 on the basis of the detected half-period points, while generating a control information for controlling the amplitude polarity of an output signal, and converting the output signal into a continuous ringing.例文帳に追加

アドレス・振幅制御手段１４は、検出された１／２周期点に基づいてバッファメモリ１２に対する読み出しアドレスを発生すると共に、出力信号の振幅極性を制御し出力信号を連続信号にするための制御情報を発生する。 - 特許庁

An output buffer 22 selects a mode to output data to be inputted from a LSI chip side to an input terminal 21 through a PAD node 25 to a bus side or the mode of high impedance according to a control input EN to a control terminal 23.例文帳に追加

出力バッファ２２は、入力端子２１にＬＳＩチップ側から入力されるデータをバス側にＰＡＤノード２５を介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子２３への制御入力ＥＮに応じて選択する。 - 特許庁

Data transferred to a lower device control circuit 10 from a host device 1 via a host device control circuit 2 are transferred to a data processing means 60 and simultaneously stored in a B buffer of a data storing means 80 through a bypass mode data transfer line 50.例文帳に追加

上位装置１から上位装置制御回路２を経由して下位装置制御回路１０に転送されたデータはデータ処理手段６０に渡されると同時にバイパスモードデータ転送路５０を通してデータ格納手段８０のＢバッファに格納される。 - 特許庁

The photographing device to be controlled consists of a camera 12 having a wide angle lens 11, a microphone group 13 consisting of microphones each having different directivity, a remote control terminal group 6 having a display section, a buffer memory 2, an optical distortion correction section 3 and a control unit 4.例文帳に追加

広角レンズ１１を有するカメラ１２と、各々異なる指向性を有するマイクロフォン群１３と、表示部７１を有する遠隔操作端末群６と、バッファメモリ２と、光学歪み補正部３と、制御ユニット４とで被制御撮影装置が構成される。 - 特許庁

To provide a semiconductor device having an output impedance control circuit for performing highly accurate impedance adjustment for an output buffer circuit, even if power supply voltage is reduced in a semiconductor device having programmable impedance control function.例文帳に追加

プログラマブルインピーダンス制御機能を有する半導体装置において、電源電圧が低電圧化されても、出力バッファ回路に対する高精度のインピーダンス調整を行うことができる出力インピーダンス制御回路を備えた半導体装置を提供することである。 - 特許庁

A buffer circuit 11 individually corrects the command signal relating to the control of the emission intensity of a laser beam source 23 from the external control unit 10 for each of the irradiation units 20A-20C based on each calibration information, and transmits the command signal to the respective irradiation units 20A-20C.例文帳に追加

バッファ回路１１は、外部制御ユニット１０からのレーザ光源２３の出射強度制御に係る指令信号を、各々のキャリブレーション情報に基づいて照射ユニット２０Ａ〜２０Ｃ毎に個別に補正して、各照射ユニット２０Ａ〜２０Ｃに送信する。 - 特許庁

Further, the memory control part 23 performs control so that when the packet header part 21 can detect packet headers of a specified number of packets without any error, the payload of a packet precedent to the specified number of packets is allowed to be outputted from the buffer memories 24, 25, and 26.例文帳に追加

また、所定数のパケットについてパケットヘッダ検出部２１がパケットヘッダを誤りなく検出できた場合には、当該所定数のパケットに先行するパケットのペイロードについてバッファメモリ２４，２５，２６からの出力を許可するように、メモリ制御部２３が制御する。 - 特許庁

A buffer section 221 stores information including remote control commands, requests from the SNMP manager 1 and monitor items and data and models from the existing communication measurement unit 31 and uses the information for the conversion.例文帳に追加

バッファ部２２１はＳＮＭＰマネージャ１からのリモート制御コマンドやリクエスト、既存の通信用計測器３１からの機種種別，モニタ項目やデータを含む情報を格納し、前記変換に使用される。 - 特許庁

A feedback quantity control buffer CBUF controls feedback quantity that is feedbacked to the output of the part BUF by controlling current flowing into the parts PBUF and NBUF.例文帳に追加

帰還量制御バッファＣＢＵＦは、この差動増幅部ＰＢＵＦとＮＢＵＦに流れる電流を制御することにより、差動増幅部ＢＵＦの出力にフィードバックされる帰還量を制御する。 - 特許庁

The power supply circuit 50 includes field effect transistors 51_1-51_M, current value detection parts 52_1-52_M, a gate voltage control part 53, buffer parts 54_1-54_M, an addition part 55, and a failure detection part 56.例文帳に追加

電力供給回路５０は、電界効果トランジスタ５１_１〜５１_Ｍ、電流値検出部５２_１〜５２_Ｍ、ゲート電圧制御部５３、バッファ部５４_１〜５４_Ｍ、加算部５５および異常検出部５６を含む。 - 特許庁

When digital data of a prescribed mount are accumulated in a data buffer memory 3, management information are generated based on data numbers and control data numbers of the accumulated data to be stored in a management information memory 4.例文帳に追加

データバッファメモリ３に所定量のデジタルデータが蓄積されると蓄積されたデジタルデータのデータ番号及び制御データ番号に基づき管理情報が生成され、管理情報メモリ４に蓄積される。 - 特許庁

To provide a method of controlling a page buffer having a dual register by which a program time during a normal program operation can be shortened and the total program time is shortened as a result, and a control method thereof.例文帳に追加

ノーマルプログラム動作の際にプログラムタイムを減少させて全体プログラムタイムを減少させることが可能な、デュアルレジスタを有するページバッファ制御方法及びその制御回路を提供する。 - 特許庁

To put it concretely, a reproducing speed determination unit 28 monitors changes in data accumulation amount in a reception buffer 22 and a reproducing speed control unit 210 conducts reproduction by the reproducing speed according to changes in data accumulation amount.例文帳に追加

具体的には、再生速度判断部２８が受信バッファ２２のデータ蓄積量の変化を監視し、再生速度制御部２１０がデータ蓄積量の変化に応じた再生速度により再生を行う。 - 特許庁

The packet flow controller is provided with a packet storage buffer means, a transmission time decision means that has a counter means to decide a transmission time of a packet, and a transmission sequence control means that manages a packet transmission sequence.例文帳に追加

パケット蓄積用のバッファ手段と、カウンタ手段を有してパケットの送出時刻を決める送出時刻決定手段と、パケット送出順序を管理する送出順序制御手段とを備える。 - 特許庁

The apparatus 1 for reading RF tag includes a control unit 4, a program storage unit 7, a timer 8, a signal processing unit 9, a transceiving buffer 10, an A-D/D-A converter 11, and a transceiving unit 12.例文帳に追加

ＲＦタグ読み取り装置１は、制御部４、プログラム記憶部７、タイマー８、信号処理部９、送受信バッファ１０、Ａ−Ｄ／Ｄ−Ａ変換部１１および送受信部１２を備える。 - 特許庁

The switch 37 selects a picture outputted from a code sequence buffer 33 or 34 in their switching timings on the basis of the control information given from the changeover controller 36.例文帳に追加

スイッチ３７は、切替え制御器３６から与えられる制御情報に基づき、符号列バッファ３３又は符号列バッファ３４から切替えタイミングに合わせて出力されるピクチャを選択する。 - 特許庁

To provide a self-refresh control device by which circuit operation is stabilized by matching the setup time and hold time of a clock buffer output signal with each other, thereby preventing the occurrence of failure in ending a self-refresh operation.例文帳に追加

クロックバッファ出力信号のセットアップ時間及びホールド時間を合せてセルフリフレッシュ終了時のフェイル発生を防止して回路動作を安定化させたセルフリフレッシュ制御装置を提供する。 - 特許庁

An output buffer circuit for outputting a signal from a main base board to a representation control board, is composed of a unidirectional circuit for not passing a signal only in the direction for turning to a centralized relay base board.例文帳に追加

また、主基板からの信号を演出制御基板に出力する出力バッファ回路が、集中中継基板に向かう方向にしか信号を通過させない単方向性回路で構成される。 - 特許庁

Then, the main control part 20 controls the encoding of a new piece of video data and repeats a series of the processings when a fact that the data for recording for 1 VOBU are stored in the buffer memory 13 is detected.例文帳に追加

そして、メイン制御部２０は、１ＶＯＢＵ分の記録用データがバッファメモリ１３に記憶されたことを検出すると、新たな映像データのエンコードを制御し、上記一連の処理を繰り返す。 - 特許庁