「buffer control」に関連した英語例文の一覧と使い方(52ページ目) - Weblio英語例文検索

In a charge-pump circuit unit 11, a connection switching terminal SW1 selects a power source voltage VDD, a logic inversion buffer gate G2 and a capacitor C2 increase the power source voltage VDD by twice (2×VDD), and a connection switching terminal SW3 outputs a boosted voltage to an external unit, as a boosted control voltage VB.例文帳に追加

チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。 - 特許庁

To provide a method and device for recording a picture that reduces the number of line buffer memories that store and retain picture data temporarily, and realizes control of a position starting picture writing by one line unit in a multibeam scanning device, and has a versatile interface between a picture data generating device and the picture recording device.例文帳に追加

マルチビーム走査装置において、画像データを一時的に記憶保持するラインバッファメモリの数を削減し、尚且つ、画像書き出し位置の制御を１ライン単位で実現するとともに、画像データ生成装置と画像記録装置との間で汎用性の高いインターフェイスを有する画像記録方法及び画像記録装置を提供することを目的とする。 - 特許庁

This vehicle drive control device comprises a buffer that is set at each of a plurality of storage items different in sampling cycles and constitutes the recording part, and a recording means 92 that takes a sample of a variable indicating the state of a vehicle that changes in accordance with the traveling of the vehicle at a sampling cycle set at each storage item.例文帳に追加

サンプリング周期の異なる複数の保存項目ごとに設定され、記録部を構成するバッファと、保存項目ごとに設定されたサンプリング周期で、車両の走行に伴って変化する車両の状態を表す変量をサンプリングし、変量を各バッファごとに保存データとして記録する記録処理手段９２とを有する。 - 特許庁

This network device 1 includes: a first communication port using a socket buffer, having predetermined storage capacity used for transmission/reception of a control signal related to a calling, excluding a continuation signal; a second communication port used for transmission/reception of a continuation signal; and a processing part 20 for allocating one of the first communication port and the second communication port to one call.例文帳に追加

ネットワーク装置に、継続信号を除く呼に関する制御信号の送受信に使用する所定の記憶容量を有するソケットバッファを使用する第１の通信ポートと、 継続信号の送受信に使用する第２の通信ポートと、第１の通信ポートと第２の通信ポートを一つの呼に対して割当てる処理部とを設けた。 - 特許庁

A band controller composed of a combination of a buffer circuit having a sufficient capacity for smoothing the traffic volume with a circuit for precisely limiting the band is inserted in a middle of a network but nearer to the transmit side than an narrow part where the congestion may occur to control the band for a band usable at the narrow part about communications which pass the controller on the network.例文帳に追加

ネットワークの中間部で輻輳が発生する隘路となる部分よりも送信側に近い位置に、通信量を平滑化するのに十分な量のバッファ回路と精密に帯域を制限する回路を組み合わせた帯域制御装置を挿入し、ネットワーク上で本装置を通過する通信の隘路となる部分で利用可能な帯域に帯域を制御する。 - 特許庁

The printer controller comprises a CPU (1), a main printer controller (2), a main memory (3) for storing results of writing or code data, a compression/expansion module (4) having a Video control function, a buffer (5) for storing data temporarily in order to Video output at the time of extension printing, and a printer engine (6).例文帳に追加

このプリンタコントローラは、ＣＰＵ（１）、メインプリンタコントローラ（２）、描画結果または符号データを格納するためのメインメモリ（３）、圧縮伸長処理を行い、Ｖｉｄｅｏ制御機能をもつ圧縮伸長処理用モジュール（４）、伸長印字時にＶｉｄｅｏ出力するために一時データを保管するためのバッファ（５）、プリンタエンジン（６）とで構成される。 - 特許庁

For example, when the sector capacity of the flash memory is 2048 bites and the sector capacity of the storage device is 512 bites, a data transfer control part 8 starts data transfer to the flash memory from the buffer memory in timing according to 0h, 200h, 400h and 600h when inputting the low 2 bits 00, 01, 10 and 11 of the media sector address.例文帳に追加

例えば、フラッシュメモリのセクタ容量が２０４８バイトで記憶装置のセクタ容量が５１２バイトである場合において、データ転送制御部８はメディアセクタアドレスの下位２ビット００、０１、１０，１１が入力されるとそれぞれカラムアドレス０ｈ、２００ｈ、４００ｈ、６００ｈに対応するタイミングでバッファメモリからフラッシュメモリへのデータ転送を開始する。 - 特許庁

To provide a control circuit capable of generating a proper signal waveform by estimating the load of an output signal from the waveform state of the signal, and changing the set value of an output buffer capable of changing an output current value, as for a device for controlling power supply to an IC such as an ASIC(application specific integrated circuit).例文帳に追加

本発明は、ＡＳＩＣ（application specific integrated circuit ）等のＩＣへの電力供給制御装置に関し、特に出力信号の波形状態から、その信号の負荷を想定し、出力電流値を変更できる出力バッファの設定値を変更することにより、適正な信号波形を生成することができる制御回路を提供するものである。 - 特許庁

An output buffer circuit includes an output section 1 with variable driving power, a filter section 2 identifies a frequency component contained in an input signal to be input to the output section 1, and a driving power control section 3 dynamically varies the driving power of the output section 1 in accordance with a band of the frequency component identified by the filter section 2.例文帳に追加

出力バッファ回路は、駆動力が可変である出力部１を備え、フィルタ部２が、出力部１へ入力される入力信号に含まれる周波数成分を識別し、駆動力制御部３が、フィルタ部２により識別された周波数成分の帯域に応じて、出力部１の駆動力を動的に変化させる。 - 特許庁

An access control unit 1426 determines whether to describe transmission of an acknowledgement response frame in an ACK signal frame to be transmitted based on an analysis result outputted from a frame header analysis unit 1425 and a storage status of a TCP/IP acknowledgement response packet transmission buffer 1423 and instructs the result to a frame transmission/reception processing unit 1424.例文帳に追加

アクセス制御部１４２６は、フレームヘッダー解析部１４２５から出力される解析結果と、ＴＣＰ／ＩＰ確認応答パケット送信バッファ１４２３の記憶状況とに基づいて、送信するＡＣＫ信号フレームに確認応答フレームを送信する旨を記載するか否かを判断し、フレーム送受信処理部１４２４に指示する。 - 特許庁

A communication processing section 32 receives an IP packet storing transmitted IS packets in a segmented state and a control section 43 of a stream processing section 41 buffers the segmented TS packets being a payload of the IP packet to a buffer memory every time acquiring the IP packet, extracts buffered data by each size of the TS packets and outputs the data to a decoder 33.例文帳に追加

通信処理部３２は、分断されたＴＳパケットを格納しているＩＰパケットを受信し、ストリーム処理部４１において、制御部４３はＩＰパケットが取得されるたびにそのペイロードである分断されたＴＳパケットをバッファメモリにバッファリングすると共に、バッファリングされたデータをＴＳパケットのサイズごとに取り出してデコーダ３３へ出力する。 - 特許庁

The change of the adjacent address signal generated corresponding to a display data signal is detected and the ON resistance of a transistor of a pre-buffer constituting an output driver circuit is varied according to presence of the adjacent address signal change to control the change speed (the through rate of an output stage) of an output signal so that the transmission time becomes nearly constant.例文帳に追加

表示データ信号に応じて形成される隣接アドレス信号の変化を検出し、出力ドライバ回路を構成するプリバッファのトランジスタのオン抵抗を、隣接アドレス信号の変化の有無に応じて変化させて遷移時間がほぼ一定になるように出力信号の変化速度（出力段のスルーレート）を制御するようにした。 - 特許庁

At that time, the transaction in the new software prepares exclusive information related with data to be inputted and outputted on the new software by using a mutual exclusive control part so that the transactions in the both software can operate the input and output of data without any contradiction, and the uniqueness of the data can be guaranteed by temporarily invalidating a data buffer part.例文帳に追加

この時、新たなソフトウェア中のトランザクションは相互排他制御部を用いて新たなソフトウェア上にも入出力を行なうデータに関する排他情報を作成することで、両ソフトウェア中のトランザクションが矛盾の無いデータ入出力を行い、データバッファ部を一時的に無効とすることでデータの一意性を保証することが出来る。 - 特許庁

The input signal IN decreases from a reference voltage signal V6, a control signal becomes an H level with the passage of time determined with the time constant of the integrating circuit 3 and the threshold of the buffer 4b, and further a detection signal FO is outputted with the passage of time (≥ response time of the circuit 4) corresponding to the difference between the second threshold and the above-mentioned threshold.例文帳に追加

入力信号ＩＮが基準電圧信号Ｖ６から低下し、積分回路３の時定数とバッファ４ｂのしきい値とで決まる時間経過時に制御信号はＨレベルとなり、更に第２しきい値と上記しきい値との差に相当する時間（≧回路４の応答時間）の経過時に検出信号ＦＯが出力される。 - 特許庁

The semiconductor device is equipped with: an IGBT section 20; and a control circuit 21 detecting an abnormal condition of the IGBT section 20, and also is provided with a configuration of selectively forming an n-type buffer area 46 set up so as to have a pn junction breakdown voltage higher than a battery voltage, in a pn junction interface in a p collector area 5 side of the IGBT section 20.例文帳に追加

ＩＧＢＴ部２０と、ＩＧＢＴ部２０の異常状態を検知する制御回路２１を備え、前記ＩＧＢＴ部２０のｐコレクタ領域５側のｐｎ接合界面には、バッテリ電圧より高いｐｎ接合耐圧を有するように設定されるｎ型バッファ領域４６を選択的に形成する構成を備える半導体装置とする。 - 特許庁

In the IP telephone system constituted so as to demodulate arrived voice data by using a jitter buffer, control is performed so that the delay of reproduction is reduced as much as possible by reducing the number of jitter buffers at a state that packets arrive without delay and the number of jitter buffers is increased at a communication state with much delay of packets.例文帳に追加

ジッタバッファを用いて到着した音声データを復調するようにしたＩＰ電話装置において、パケットが遅延なく到着する状態においては、ジッタバッファの数を少なくして再生の遅延を可能な限り少なくし、又、パケットの遅延が多い通信状態においては、ジッタバッファの数を増加するように制御することを特徴とする。 - 特許庁

In an engine control ECU, although one CPU 1 executes a sensor processing function to thereby update and store data of detection values of engine water temperature and inhaled air temperature in its own RAM 23 (S120 and S130), data that is the same as the data written in the RAM 23 by the sensor processing function is written in an FIFO type buffer 51.例文帳に追加

エンジン制御ＥＣＵでは、一方のＣＰＵ１がセンサ処理関数を実行することにより、エンジン水温と吸入空気温の検出値のデータを自分のＲＡＭ２３に更新記憶する（Ｓ１２０，Ｓ１３０）が、そのセンサ処理関数でＲＡＭ２３に書き込まれるデータと同じデータがＦＩＦＯ型のバッファ５１に書き込まれる。 - 特許庁

A video signal encoder 1 is provided with an encoding unit 10 generating the coded data by an encoding operation including a quantization operation in which the video signals are quantized in processing unit blocks, a buffer 30 for temporarily storing the coded data and a code amount control unit 40 for controlling a quantization parameter used for the quantizing operation in the encoding unit 10.例文帳に追加

映像信号符号化装置１は、映像信号を処理単位ブロックごとに量子化する量子化処理を含む符号化処理により符号データを生成する符号化部１０と、符号データを一時記憶するバッファ３０と、符号化部１０の量子化処理に用いる量子化パラメータを制御する符号量制御部４０とを備える。 - 特許庁

The image recording device has an image compression processing means for executing image compression processing of the inputted image, a buffer means for executing the buffering of the compressed image data, first/second recording means for recording the image data, and a system control means for controlling the image recording device.例文帳に追加

入力された画像の画像圧縮処理を行う画像圧縮処理手段と、圧縮された画像データのバッファリングを行うバッファ手段と、画像データの記録を行う第１のデータ記録手段と、画像データの記録を行う第２のデータ記録手段と、画像記録装置の制御を行うシステム制御手段と有する画像記録装置によって構成される。 - 特許庁

A command register 15 and a command decoder 16 are built in a memory control circuit 3 and erasing operation, 1st writing operation and 2nd writing operation are allowed to be controlled by each command from a CPU 1 and each operation is performed independently, so that the conventional reading operation of recall 1 and recall 2 is removed and a flag circuit is removed from a buffer circuit.例文帳に追加

メモリ制御回路３内にコマンドレジスタ１５とコマンドデコーダ１６を設け、消去動作、第１の書込動作、第２の書込動作をＣＰＵ１からのコマンドによって制御可能とすることにより、各々の動作を独立して制御することより、従来のリコール１、リコール２の読み出し動作をなくし、また、バッファ回路に設けられたフラグ回路を除去した。 - 特許庁

When picture data is supplied from the host PC 110, the picture data is supplied to the laser driver 19 through the buffer memory 36, a control section 16, a FIFO memory 34, and a drive pulse generating section 35, laser beam irradiation corresponding to the picture data is performed, and a visible picture is formed on a color change layer 205 of the optical disk 200.例文帳に追加

一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスク２００の変色層２０５に可視画像が形成される - 特許庁

A control section 1 records the voice data of a telephone conversation partner in a receiving voice buffer 12 when a call is terminated, extracts the voice data of a specific phrase from the recorded voice data when telephone conversation is ended, and registers a new telephone conversation partner record in a phone book memory 11 or updates an existing telephone conversation partner record by using the extracted voice data and an originator ID.例文帳に追加

制御部１は、着信があったとき、通話相手の音声データを受信音声バッファ１２に記録し、通話終了時、記録した音声データの中から特定フレーズの音声データを抽出し、これと発信者ＩＤとを用い、電話帳メモリ１１における新規通話相手レコードの登録または既存の通話相手レコードの更新を行う。 - 特許庁

When the selected area becomes highlighted,any other applications (such as xterm, etc.) that use primary selection will discard their selection values and unhighlight the appropriate information.Now, use the Paste command for the Edit menu or control mouse button to copy the selected part of image into another (or the same) bitmap application.If you attempt to do this without a visible highlighted image area, the bitmap will fall back to the internal cut and paste buffer and paste whateverwas there stored at the moment.例文帳に追加

選択された領域がハイライトしたとき、PRIMARY セレクションを使っている他のアプリケーション(xterm 等)はこのセレクション値を破棄し、それに伴う情報はハイライト解除される。 ここで、Edit メニューから Paste コマンドを選ぶか、またはコントロールキーを押しながらマウスのボタンを押して、イメージの選択された部分を他の(あるいは同じ)bitmap アプリケーションにコピーする。 - XFree86

In a memory access control circuit, an arbiter 4 (transaction detection means) detects that a transaction from a bus master (the latency sensitive master) which influences the performance by latency has been registered in a queueing buffer 5, and the arbiter 4 (processing sequence change means) processes this transaction prior to transactions queued in advance.例文帳に追加

本発明のメモリアクセス制御回路は、アービタ４（トランザクション検知手段）が、レイテンシィによりバフォーマンスに影響を与えるバスマスタ（レイテンシセンシティブなマスタ）からのトランザクションがキューイングバッファ５に登録されたことを検知し、アービタ４（処理順序変更手段）が、当該トランザクションを先行してキューイングされているトランザクションに優先して処理する。 - 特許庁

In the case of recording the contents displayed on the display apparatus 121, a frame detection section 122 detects MPEG frames processed by the MPEG decoder 118, frames equivalent to the detected frames are specified from contents data stored in the video recording control buffer 109 and data from the specified frames are recorded in a data storage medium.例文帳に追加

ディスプレイ１２１で表示されているコンテンツを記録する場合に、ＭＰＥＧデコーダ１１８で処理されているＭＰＥＧのフレームをフレーム検出部１２２で検出し、録画制御バッファ１０９で保存されているコンテンツデータから、検出されたフレーと同等のフレームを特定し、特定したフレームからデータ蓄積メディアに記録するように構成した。 - 特許庁

When a controller 2 receives the read command of a page from a host system 8, a control unit 4 reads the first parts P1a to Pna on pages P1 to Pn from the buffer memory 6 while the NAND type flash memory 3 is on standby due to relatively large latency of the NAND type flash memory 3, and transfers data to the host system 8.例文帳に追加

コントローラ２がホストシステム８からページの読み出し命令を受けると、制御部４は、ＮＡＮＤ型フラッシュメモリ３の比較的大きいレイテンシに起因してＮＡＮＤ型フラッシュメモリ３が待機状態となっている間に、バッファメモリ６からページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａを読み出して、ホストシステム８へデータ転送する。 - 特許庁

A transmission system having an impedance matching system based on connector reactance adjustment includes a variable capacitance capacitor connected to at least one end side of a transmission line, and capacitance control means for controlling the capacitance value of the variable capacitance capacitor on the basis of a comparison of the number of errors occurring in a buffer output transmission system with a reference value.例文帳に追加

コネクタのリアクタンス調整によるインピーダンス整合システムを具備した伝送システムであって、伝送路の少なくとも一端側に接続された可変容量コンデンサと、バッファ出力伝送系での発生エラー数と基準値との比較に基づいて前記可変容量コンデンサの容量値を制御する容量制御手段とを具備する。 - 特許庁

When a CPU 100 is to execute a branch system instruction, in order to read the instruction data of the address of the skip destination again, instruction data on a program, which is abandoned without being used in spite of lookahead into an instruction queue buffer 103 according to instruction lookahead operation for high-speed operation execution, can be used as control signal inside the system.例文帳に追加

ＣＰＵ１００が、分岐系命令を実行する時には、飛び先アドレスの命令データを改めて読み出すために、高速動作実行のための命令先読み動作により命令キューバッファ１０３に先読みされるが使用されずに捨てられてしまうプログラム上の命令データを、装置内部の制御信号として使用可能とする。 - 特許庁

An address comparison/buffer control part 11b1 discriminates kinds of a first instruction packet and a second instruction packet issued after the first instruction packet, compares a first address specified by the first instruction packet with a second address specified by the second instruction packet, and outputs an instruction to connect the first and second instruction packets.例文帳に追加

アドレス比較・バッファ制御部１１ｂ１は、第１の命令パケット及び第１の命令パケットの後に発行される第２の命令パケットの種類を判別し、第１の命令パケットが指定する第１のアドレスと第２の命令パケットが指定する第２のアドレスとを比較し、第１及び第２の命令パケットを結合する指示を出力する。 - 特許庁

On a subscriber's multiple device side 103, packet signals transmitted from plural terminals 101 and 102 are temporarily accumulated in buffer memories 104 and 105 which deal with low speed processing and, when switching of routing paths of plural nodes 131 to 133 is finished, the packet signal is transmitted by control from a network controller 120.例文帳に追加

加入者多重装置側１０３において、複数の端末１０１，１０２から送出されたパケット信号を低速処理対応のバッファメモリ１０４，１０５に一旦蓄積し、複数のノード１３１〜１３３のルーチング経路の切替えが完了した後、網制御装置１２０からの制御によってパケット信号の送出を行うようにする。 - 特許庁

The method for designing the measurement control system has: a step for deciding a HRT/SRT boundary between a hard real time (HRT) part for the measurement control system and a real soft time (SRT) for the same system; and a step for deciding a HRT/SRT buffer for the HRT/SRT boundary in accordance with the group of time limitations regarding the HRT part.例文帳に追加

上述した課題は、計測制御システムを設計する為の方法であって、前記計測制御システムのハードリアルタイム（ＨＲＴ）部分と前記計測制御システムのソフトリアルタイム（ＳＲＴ）部分との間のＨＲＴ／ＳＲＴ境界を決定するステップと、前記ＨＲＴ部分に関わる一群の時間的制約に応じて前記ＨＲＴ／ＳＲＴ境界のＨＲＴ／ＳＲＴバッファを決定するステップと、を有することを特徴とする方法等により解決することができる。 - 特許庁

To make needles flow of through current preventable by performing amplifying operation keeping an indefinite potential in a sense amplifier as it is, in a memory circuit performing such control that an output buffer is connected directly to a sense amplifier circuit, the sense amplifier circuit is utilized as an output data latch, and the sense amplifier circuit is brought into an operation state even at the time of other than read-out.例文帳に追加

センスアンプ回路に直接出力バッファを接続して、センスアンプ回路を出力データラッチとして利用し、データ読出し時以外にもセンスアンプ回路を動作状態とするような制御を行なう方式のメモリ回路において、センスアンプ回路が不確定な電位のまま増幅動作することによって不要な貫通電流が流れるのを防止できるようにする。 - 特許庁

A control circuit 6 controls a writing point for making data demodulated through a demodulator circuit 3 in the ring buffer memory 5 store, a reproducing point for reading data resulting from error-correction processing by the error-correction circuit 9, a reproducing point for indicating a position of data applied to the error-correction circuit 9, and a writing point for writing output data from the error-correction circuit 9.例文帳に追加

制御回路６は、リングバッファメモリ５の、復調回路３で復調されたデータを記憶させる書き込みポイント、誤り訂正回路９により誤り訂正処理がなされたデータを読み出す再生ポイント、誤り訂正回路９に供給するデータの位置を表す再生ポイント、および誤り訂正回路９からの出力データを書き込む書き込みポイントを制御する。 - 特許庁

Additionally, when a current flows out from the output buffer circuit 100 to the inductive load 2, the slew-rate control unit 140 controls such that the output signal VOUT changes from the high slew rate to the low slew rate at the rising edge of the output signal VOUT and controls such that the output voltage VOUT changes from the low slew rate to the high slew rate at the falling edge of the output signal VOUT.例文帳に追加

また、出力バッファ回路１００から誘導性負荷２に電流が流出している場合に、スルーレート制御部１４０は、出力信号ＶＯＵＴの立ち上がり過程において高いスルーレートから低いスルーレートに変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において低いスルーレートから高いスルーレートに変化させる制御を行う。 - 特許庁

In a semiconductor integrated circuit that has a monitor circuit for evaluation on a semiconductor substrate, the monitor circuit is arranged in an I/O control circuit region 2 of the I/O buffer circuit region of the semiconductor integrated circuit, and is equipped with a delay circuit, a launcher flip- flop circuit that is connected to the input and output stages of the delay circuit, and a capture flip-flop circuit.例文帳に追加

評価用のモニター回路を半導体基板上に備えた半導体集積回路において、モニター回路は、半導体集積回路の入出力バッファ回路領域の入出力コントロール回路領域２に配置されており、遅延回路と、遅延回路の入力段と出力段とにそれぞれ接続されたランチャーフリップフロップ回路およびキャプチャーフリップフロップ回路と、を有している。 - 特許庁

A data relay device 10 provided a plurality of communication ports which transmits and receives packet data includes a memory 310 which stores packet data; and a memory control part 300 which secures, based on a delay time required before an answer to packet data is received after the plurality of communication ports transmits the packet data, a buffer area having a larger size for the communication port with a larger delay time.例文帳に追加

パケットデータを送受信する複数の通信ポートを備えるデータ中継装置１０であって、パケットデータを格納するメモリ３１０と、複数の通信ポートがパケットデータを送信してから当該パケットデータに対する応答を受信するまでに要する遅延時間に基づいて、遅延時間が大きい通信ポートほど大きいサイズのバッファ領域を確保するメモリ制御部３００を備えた。 - 特許庁

In a disk drive 1 having a cache controller 11 that performs cache control using a buffer memory 20 divided into segments and managed, sequential hit test is executed on each segment in accordance with the requested access range designated by a read or write command coming from a host system 30, and the hit upper-limit LBA set for each segment is updated when a mishit occurs.例文帳に追加

セグメントに分割して管理するバッファメモリ２０を使用したキャッシュ制御を実行するキャッシュコントローラ１１を有するディスクドライブ１において、ホストシステム３０からのリード又はライトのコマンドによる要求アクセス範囲に応じて、セグメント毎にシーケンシャルヒット判定を実行し、ミスヒットの場合にセグメント毎に設定されたヒット上限ＬＢＡを更新する構成である。 - 特許庁

A line buffer 22 which outputs pixel data in one line unit and border data which is one data are inputted parallel to a multiplexer 336 and the one data is outputted by a selection control signal from a controller 334 so as to be made correspondent to plural exposure elements arrayed to a line form of an exposure head section 31, by which line images are successively formed on a photosensitive material surface.例文帳に追加

画素データを１ライン単位で出力するラインバッファ２２と、１つのデータであるボーダーデータとがマルチプレクサ３３６に平行に入力され、コントローラ３３４からの選択制御信号により、一方のデータが露光ヘッド部３１のライン状に配列された複数の露光素子に対応づけられるように出力され、ライン画像が感光材料面に順次生成される。 - 特許庁

The buffer 70A is provided with switching parts 71, 74 for connection change-over and when a polarity control signal POL is set to 'H', odd numbered luminance signals Bi are amplified in a non- inverting amplifier 72 to be impressed on odd numbered X electrodes 11i and even numbered luminance signals Bi+1 are amplified in an inverting amplifier 73 to be impressed on even numbered X electrodes 11i+1.例文帳に追加

出力バッファ７０Ａは、接続切替え用のスイッチ部７１，７４を備え、極性制御信号ＰＯＬが“Ｈ”の時、奇数番目の輝度信号Ｂｉは非反転増幅器７２で増幅されて奇数番目のＸ電極１１_ｉに印加され、偶数番目の輝度信号Ｂｉ＋１は反転増幅器７３で増幅されて偶数番目のＸ電極１１_ｉ＋１に印加される。 - 特許庁

A display image data creation operation processing unit 0703 processes an image data inputted from an image input device 0701 using a parameter set which is either inputted from an authoring input device 1202 by an authoring control processor 1205 or read from an automatic operation data of an automatic operation data buffer 1208 and creates image data and displays the image on a display device 0704.例文帳に追加

表示画像データ作成処理部０７０３は画像入力装置０７０１から入力した画像データをオーサリング制御処理部１２０５がオーサリング操作入力装置１２０２から入力したまたは自動操作データバッファ１２０８の自動操作データから読出したパラメータセットを用いて処理して表示画像データを作成してディスプレイ装置０７０４にて該画像を表示する。 - 特許庁

This video display device is equipped with a display part which is composed of a plurality of modules 4 and a buffer memory 13 and a control part 14 which generate a plurality of unit display data by dividing image display data by bytes and transmit the respective pieces of unit display data to the respective modules 4 in order by switching modules 4 at transmission destinations by the pieces of unit display data.例文帳に追加

本発明の映像表示装置は、複数のモジュール４で構成される表示部と、画像表示データを１バイト毎に分割することにより複数の単位表示データを作成し、当該単位表示データ毎に送信先のモジュール４を切り替えて順次、各単位表示データを各モジュール４に対して送信させる、バッファメモリ１３と制御部１４とを備えている。 - 特許庁

In the case of applying hierarchical sharing for a transport stream TS signal used for a digital broadcast to the TS signal in the MPEG 2 format by a PID filter 1, a hierarchical information discrimination/control 12 analyzes hierarchical information data to optionally designate data written from a memory 9 to a PSI/SI hierarchical buffer 13 and adjusts the data quantity.例文帳に追加

ＰＩＤフィルタ１により、ＭＰＥＧ２フォーマットのＴＳ信号（トンスポートストリーム信号）を、ディジタル放送で使用されるＴＳ信号における階層振分けを行うに際し、階層情報判別・制御１２によって階層情報データを解析し、メモリ９からＰＳＩ／ＳＩ階層バッファ１３に書込むデータを任意に指定し、かつそのデータ量を調整するようにする。 - 特許庁

A P picture interval determination/control means 3 determines the interval of either P picture or I picture by either an amount of motion vector information from a motion compensation predicting means 16 and a amount of DCT coefficient information from a buffer 9, or image characteristic parameters from an image characteristics computing means 2 to read the frame for coding from the memory 1.例文帳に追加

Ｐピクチャー間隔判定／決定部３は、動き補償予測部１６からの動きベクトル情報、動き補償予測部１６からの動きベクトル情報量及びバッファ９からのＤＣＴ係数情報量、又は画像特性演算部２からの画像特性パラメータのいずれかにより、Ｐピクチャー又はＩピクチャーの間隔を決定し、メモリ１から符号化のためのフレームを読み出す。 - 特許庁

The buffer material 32A follows relative movement of an engagement surface 1620 and the second joint member 16 and an outer circumference surface 1802 of the seal material 18 and deforms without blocking the movement, and generates large resistance if a range of the relative movement exceeds a predetermined range to control the range of the relative movement within the predetermined range with reducing a shock.例文帳に追加

緩衝部材３２Ａは、第２継手部材１６の係合面１６２０とシール材１８の外周面１８０２との相対的な動きに追従して該動きを阻害することなく変形し、前記相対的な動きの範囲が所定の範囲を越えると大きな抵抗を生じ前記相対的な動きの範囲を衝撃を緩和しつつ前記所定の範囲内に抑制するように構成されている。 - 特許庁

The moving image decoder includes an error detection part 1 for fetching an arriving moving image frame and detecting errors, a decoding part 3 for decoding the moving image frame, a concealment part 4 for restoring the error of the moving image frame, an image buffer 5 for storing image data decoded by the decoding part 3 or image data restored by the concealment part 4, and a control part 20.例文帳に追加

到来する動画像フレームを取り込みエラー検出を行うエラー検出部１と、動画像フレームを復号化する復号部３と、動画像フレームのエラーを修復するコンシールメント部４と、前記復号部３により復号化された画像データまたは前記コンシールメント部４により修復された画像データを蓄積する画像バッファ５と、制御部２０とを備える。 - 特許庁