「buffer control」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

A BSR (buffer status report) MAC control element generation part 115 generates a BSR MAC control element for reporting to a base station the transmittable data amount that is derived from a transmittable data amount notification inputted from a memory usage amount management part 106 and a transmittable data amount notification inputted from a memory usage amount management part 111.例文帳に追加

ＢＳＲ ＭＡＣコントロール・エレメント生成部１１５は、メモリ使用量管理部１０６から入力した送信可能データ量通知と、メモリ使用量管理部１１１から入力した送信可能データ量通知とから求めた送信可能なデータ量を基地局に報告するためのＢＳＲ ＭＡＣ ｃｏｎｔｒｏｌ ｅｌｅｍｅｎｔを生成する。 - 特許庁

A mobile station monitors a transmission buffer and sends a line request signal 18 to a base station through a control line on the occurrence of transmission data, the base station decides an idle communication line, informs the mobile station of a line assignment signal 19 via the control line, and the mobile station and the base station make data transmission reception through an assigned communication line.例文帳に追加

移動局で送信バッファを監視し、送信データが発生すると、回線要求信号１８を制御回線を通じて基地局へ送り、基地局は空き通信回線を決定して制御回線を介して回線割当信号１９を移動局へ通知し、移動局と基地局は割り当てられた通信回線を通じてデータの送受信を行う。 - 特許庁

In an NIC (Network Interface Controller) 30 of the image processing apparatus, when a main control unit 40 is in a power saving mode, a PHY 31 receives a packet, a packet detection unit 32 determines not to restore the main control unit 40 when the packet is a request packet, and a reception processing unit 33 receives the request packet and stores it in a transmission and reception buffer 34.例文帳に追加

画像処理装置のＮＩＣ３０では、主制御部４０が省電力状態にある場合、ＰＨＹ３１がパケットを受信し、パケット検出部３２がそのパケットが要求パケットであれば主制御部４０を復帰させないことを決定し、受信処理部３３が要求パケットを受信して送受信バッファ３４に記憶する。 - 特許庁

A control part 15 stores the digital image data including a partial character among a character group stored in the character recognizing buffer 22 in a VRAM 18, and displays the digital image data stored in the VRAM 18 on an LCD 19 arranged on a back face of a digital camera 1.例文帳に追加

制御部１５は、文字認識バッファ２２に記憶された文字群のうちの一部の文字を含むデジタル画像データをＶＲＡＭ１８に記憶させ、ＶＲＡＭ１８に記憶されたデジタル画像データをデジタルカメラ１の背面に設けられているＬＣＤ１９に表示させる。 - 特許庁

When the transmission request of the time series information is received, the control part 25 outputs the time series information stored in the ring buffer part 23A, before a prescribed time with the reception time of the transmission request as a base point through the communication part to a network.例文帳に追加

この制御部２５は、時系列情報の送出要求を受信したとき、送出要求を受信した時を基点として、リングバッファ部２３Ａに記憶されている所定時間前からの時系列情報を、通信部を通じてネットワークに出力する。 - 特許庁

This oil control valve is characterized by including a housing; a spool movably disposed inside the housing; and a buffer unit disposed between the inside face of the housing and the end part of the spool so as to reduce the impact in the collision with the spool.例文帳に追加

ハウジングと；前記ハウジングの内部に移動可能に配置されるスプールと；前記スプールとの衝突時に発生する衝撃を低減するように、前記ハウジングの内面と前記スプールの端部との間に配置される緩衝ユニットと；を含むことを特徴とする。 - 特許庁

A buffer device 10 is provided with: a reception circuit 110; a memory 1(120) and a memory 2(130) for storing received data 112; a control circuit 200 for controlling data write and read to/from the memory 1 and the memory 2; and a transmission circuit 150.例文帳に追加

バッファ装置１０は、受信回路１１０と、受信したデータ１１２を記憶するためのメモリ１（１２０）及びメモリ２（１３０）と、メモリ１及びメモリ２に対するデータの書き込み及び読み出しを制御する制御回路２００と、送信回路１５０と、を含む。 - 特許庁

To provide a data backup control system which reduces the backup of intermediate memory contents other than check point images by providing a function for storing the addresses of a main memory backed up after a check point just before by adding a status bit to a backup address buffer.例文帳に追加

バックアップアドレスバッファにステータスビットを付加することにより、直前のチェックポイント以降にバックアップした主記憶のアドレスを記憶する機能を持たせ、チェックポイントイメージ以外の中間的なメモリ内容のバックアップを減少させるデータバックアップ制御方式を提供すること。 - 特許庁

The buffer control circuit allocates intrinsic values that low-order bits of an instruction address possibly have to the instruction buffers and prefetches instructions to the instruction buffers corresponding to the address order determined by the low-order bits from the address following a prescribed instruction fetch address as a starting point.例文帳に追加

バッファ制御回路は、前記夫々の命令バッファに命令アドレスの下位複数ビットが採り得る固有値を割当て、所定の命令フェッチアドレスの後続アドレスを基点に前記下位複数ビットによるアドレス順に対応する命令バッファに命令をプリフェッチする。 - 特許庁

The main control section resumes discharge operation at a moment in time when printing is ended and the recording sheets are discharged from the discharge buffer to the sheet discharge tray in the normal print order such that a white recording sheet is discharged to a position corresponding to the error (416).例文帳に追加

そして、印字が終了した時点でメイン制御部が排出動作を再開し、排出バッファから正常な印字順となるように、すなわち、エラーに対応する位置に白紙の記録紙が排出されるように排紙トレイへ記録紙を排出する（４１６）。 - 特許庁

In a charge-pump circuit unit 12, a connection switching terminal SW1' selects a boosting control voltage VB (2×VDD) outputted from the charge-pump circuit unit 11, and a logic inversion buffer gate G2' and a capacitor C2' increase the VDD by three times.例文帳に追加

チャージポンプ回路ユニット１２では、接続切替端子ＳＷ１´によりチャージポンプ回路ユニット１１から出力される昇圧制御電圧ＶＢ（２×ＶＤＤ）を選択し、論理反転バッファゲートＧ２´とキャパシタＣ２´により、３×ＶＤＤの昇圧動作を行う。 - 特許庁

The delay lock circuit is composed of a clock unit delay line 1, an output clock unit driver 2, a delay mirror controller 3, a timing control unit 4, an encoder 5, an input clock unit buffer 64, and first, second and third multiplexers 61, 62, 63.例文帳に追加

ディレイロック回路は、クロック単位ディレイ線１と、出力クロック単位ドライバー２と、ディレイミラー制御器３と、タイミング制御ユニット４と、エンコーダ５と、入力クロック単位バッファー６４と、第１、第２及び第３多重化装置６１、６２、６３とから構成される。 - 特許庁

When a transmission request of a frame is received from the receiver side, a system control CPU 11 controls the transmission of a single frame which is lastly stored among the low-resolution motion images stored in the buffer memory 16 to the receiver side via a network 2.例文帳に追加

システム制御ＣＰＵ１１は、受信側からフレームの送信要求が受信された場合、ネットワーク２を介した、バッファメモリ１６に記憶されている解像度の低い動画像のうちの、最後に記憶された１つのフレームの受信側への送信を制御する。 - 特許庁

A reading control section 103 reads data from a disk 2 loaded in a disk drive 101 via a disk driver 102 and stores it on a shock-proof memory 104, and a reproduction processing section 106 reads the data from the shock-proof memory 104 via a data buffer 105 and reproduces it.例文帳に追加

読出制御部１０３は、ディスクドライバ１０２を介して、ディスクドライブ１０１に装着されたディスク２から読み出したデータをショックプルーフメモリ１０４に格納し、再生処理部１０６は、データバッファ１０５を介してショックプルーフメモリ１０４からデータを読み出して再生する。 - 特許庁

A sequence control unit 24 gives sequence numbers to ordinary packets stored in a transmitting buffer 23, in such a manner as continuing the sequence number of the ordinary packet just transmitted previously on the basis of the sequence numbers stored in an ordinary packet information storing unit 25.例文帳に追加

順序制御部２４は、通常パケット情報記憶部２５に記憶される順序番号に基づいて、送信用バッファ２３に記憶される通常パケットに、直前に送信された通常パケットの順序番号に連続するように、順序番号を付与する。 - 特許庁

A data transfer control part 22 causes data to be read into the buffer from a memory cell subject to verification, and causes all stored data in latch circuits in each latch circuit group to be read into a corresponding common line as partial verification data, sequentially over a prescribed number of latch circuit groups.例文帳に追加

データ転送制御部22は、ベリファイの対象のメモリセルからデータをバッファに読み出させ、所定数のラッチ回路群にわたって順次各ラッチ回路群中のラッチ回路が保持するデータの全てを対応する共通線に部分ベリファイデータとして読み出す。 - 特許庁

A compressor 0102 that compresses data accumulated in a buffer memory 0101 into fixed-length coded data per the prescribed number of pixels (16×16) block, an image memory 0103 that accumulates coded data, and a control device 0100 that controls input and output of each device and timing of processing are provided.例文帳に追加

バッファメモリ0101に蓄積された画像データを所定画素数(16×16)のブロック毎に固定長の符号データに圧縮する圧縮装置0102、符号データを蓄積する画像メモリ0103、各装置の入出力や処理のタイミングを制御する制御装置0100を備える。 - 特許庁

A multiplex request section 22 makes a multiplex request of the DSM-CC data stream to a multiplex control circuit 20 on the basis of transmission restrictions such as tCDownloadScenario, DII time-out and DSI time-out received at its terminal 21 and a multiplex delay time in the buffer 12.例文帳に追加

多重要求部２２は、端子２１を介して供給されるtCDownloadScenario、ＤＩＩタイムアウト、ＤＳＩタイムアウト等の伝送制約、及びバッファ１２での多重遅延時間に基づいて、多重制御回路２０に対してＤＳＭ−ＣＣストリームの多重要求を行う。 - 特許庁

To attain a low cost by the reduction of the number of elements, to secure the stability of an output action even when the fluctuation exists in manufacture process and, besides, to facilitate through rate adjustment in a through-rate control type output buffer circuit.例文帳に追加

スルーレート制御型の出力バッファ回路に関し、素子数の低減化による低価格化を図ることができ、しかも、製造プロセスにばらつきがあっても、出力動作の安定性を確保することができ、更に、スルーレートの調整の容易化を図ることができるようにする。 - 特許庁

The server-side transmission device 3 is provided with a time stamp adding means 32 which adds a time stamp to the data packet, and the buffer read control means 42 of the client-side transmission device 4 controls the time interval of data packet transmission to the user terminal 2 on the basis of the time stamp.例文帳に追加

サーバ側伝送装置３は、データパケットにタイムスタンプを付加するタイムスタンプ付加手段３２を有し、クライアント側伝送装置４のバッファ読出制御手段４２は、タイムスタンプに基づいて、ユーザ端末２へ該データパケットを送信する時間間隔を制御する。 - 特許庁

A transfer control circuit 223 transfers partial data stored in the buffer 211 as first block data to a memory 230 a communication time, needed to receive partial data by a first block size, after the data communication part 210 starts the communication.例文帳に追加

転送制御回路２２３は、データ通信部２１０が通信を始めたときから一つ目のブロックサイズだけ部分データを受信するために要する通信時間が経過したときに、バッファ２１１に記憶されている部分データを一つ目のブロックデータとしてメモリ２３０に転送する。 - 特許庁

An adaptive buffer control system for sequential data transmission predicts the response of a disk unit in advance on the basis of arrangement information on data in a disk type recording medium on which image/sound data are recorded, and controls the increase or decrease of buffering capacity.例文帳に追加

映像音声データを記録したディスク式の記録媒体へのデータの配置情報に基づいてディスク装置の応答を予め予測し、バッファリング容量を増減させる制御を行うことを特徴とするシーケンシャルデータ伝送用適応バッファ制御方式。 - 特許庁

An out-of order transaction control part 11 detects the fault of a buffer 21 by a retry possible fault part 31 of a fault detection part 22, and performs retry of not only the transaction related to the fault but also the transaction having relation of coherency with the transaction.例文帳に追加

アウト・オブ・オーダー・トランザクション制御部１１は、障害検出部２２のリトライ可能障害部３１にてバッファ２１の障害を検出し、その障害に係るトランザクションのリトライとともに、そのトランザクションとコヒーレンシの関係にある他のトランザクションもリトライする。 - 特許庁

The CPU 21 drives heating of a thermal head 9 based on the dot pattern data stored in the print buffer region 27A to perform printing on a tape and drives a tape feed motor 30 synchronously through a drive circuit 31 thus performing tape feed control (S54).例文帳に追加

そして、ＣＰＵ２１は、印字バッファ領域２７Ａに格納されたドットパターンデータに基づいてサーマルヘッド９を発熱駆動してテープ上に印字すると共に、これと同期してテープ送りモータ３０を駆動回路３１を介して駆動してテープの送り制御を行う（Ｓ５４）。 - 特許庁

To detect a stagnation state before detection of time-out by a usual transaction, and to increase speed of buffer read control on occurrence of a failure, for reducing a multi-partition failure caused when a sound partition is involved in a time-out failure in one partition.例文帳に追加

通常のトランザクションによるタイムアウト検出より前に停滞状態を検出し、障害発生時のバッファリード制御を高速化し、ひとつのパーティションでのタイムアウト障害を契機に他の健全なパーティションが巻き込まれて起きるマルチパーティション障害を軽減させる。 - 特許庁

In voice compression control, the voice digital data stored in the voice digital data storage buffer section 15 is read out and the read out voice digital data is compressed by a voice compression section 17, and the compressed compression data is sound-recorded in a voice data recording section 13.例文帳に追加

音声圧縮制御は、音声デジタルデータ格納バッファ部１５に記憶された音声デジタルデータを読み出し、読み出した音声デジタルデータを音声圧縮部１７によって圧縮し、圧縮された圧縮データを音声データ記録部１９に録音する。 - 特許庁

When the q-axis indication current I_q^* before the resolver fails is zero or a positive value, a rotating angle θ_E of a rotor before the failure of the resolver that is stored in a buffer 28 is set as a switching initial value for a previous value θ_C(n-1) of a control angle θ_C.例文帳に追加

レゾルバ故障前のｑ軸指示電流Ｉ_ｑ^＊が零または正の値である場合には、バッファ部２８内に保存されているレゾルバ故障直前のロータ回転角θ_Ｅが、制御角θ_Ｃの前回値θ_Ｃ(n-1)の切換初期値として設定される。 - 特許庁

An access control part 100 includes an interface part 101 for executing transmission and reception of information to/from buffers 11, an access permission part 102 that makes a selection for permitting any one of the buffers to access a bus, and a storage part 103 or the like for storing buffer information 103a.例文帳に追加

アクセス制御部１００は、バッファ１１との間で情報の送出、受理を行うインタフェース部１０１、いずれのバッファにバスへのアクセスを許可するか選択を行うアクセス許可部１０２、バッファ情報１０３ａを記憶する記憶部１０３などを備える。 - 特許庁

When a refresh-test for a redundant memory cell is performed, a redundant CBR refresh-counter 15 is activated for each input of a control signal RACBR, counts the number of input of redundant CBR commands, and outputs them to a X address buffer 2A as redundant counter signals RCNT0- RCNT5.例文帳に追加

冗長CBRリフレッシュカウンタ15は、冗長メモリセルに対するリフレッシュテストを行う場合、制御信号RACBRが入力される毎に活性化され、冗長CBRコマンドの入力される数を計数し、計数値を冗長カウンタ信号RCNT0〜RCNT5として、Xアドレスバッファ2Aへ出力する。 - 特許庁

The finisher control part further controls sheet stacking timing to stack newly conveyed sheets by shifting them by a predetermined deviation quantity in the sheet conveying direction with respect to at least one sheet retained at a buffer roller 505 according to the selected intermediate tray.例文帳に追加

更に、選択された中間トレイに応じて、バッファローラ５０５に滞留している少なくとも1枚のシートに対してシート搬送方向に所定のずれ量だけずらして新たに搬送されてくるシートを重ね合わせるようにシートを重ね合わせるタイミングを制御する。 - 特許庁

A picture data control circuit 18 transfers the processed picture from the circuit 16 and an output picture from the circuit 30 between an intermediate buffer 20, a compression/ extension processing circuit 22 and a main memory 14 respectively as a main picture and the thumbnail.例文帳に追加

画像データ制御回路１８は、色処理回路１６からの処理済み画像及びファイル用サムネイル処理回路３０の出力画像をそれぞれ主画像及びサムネイルとして、中間バッファ２０、圧縮伸長処理回路２２、及び主メモリ１４間で転送する。 - 特許庁

In the control section 56, current detection signals Vs outputted from a current sensor such as a hole CT 70 mounted on the power supply 54 are supplied to the non-inverting input terminal of a signal amplifying operation amplifier through the intermediary of an impedance converting buffer amplifier 72.例文帳に追加

制御部５６において、電源部５４に取付されている電流センサたとえばホールＣＴ７０からの電流検出信号Ｖsは、インピーダンス変換用のバッファ・アンプ７２を介して信号増幅用の演算増幅器８２の非反転入力端子に供給される。 - 特許庁

In the method for sending the prepared ozonized water to a user point, an ozonized water storage buffer tank and an ozonized water loop for supplying the ozonized water to the tank are prepared and the loop is provided with a control part for the water flow flowing in the loop.例文帳に追加

本発明は、オゾン化水を作製しユーザーポイントへ送出する方法に関し、この方法では、オゾン化水貯蔵バッファタンクを用意し、タンクへオゾン化水を供給するオゾン化ループを用意し、ループはループ内を流れる水フローの制御部を備える方法に関する。 - 特許庁

In a method for encoding, in a step S31, bit rate information is obtained and in a step S32, it is judged whether the bit rate is varied from the low rate to the high rate; when not, rate control is carried out in a step S33 by using the maximum value of a VBV buffer size as usual.例文帳に追加

ステップＳ３１でビットレート情報が取得され、ステップＳ３２で、ビットレートが低レートから高レートへ変更されたか否かが判断されて、変更されていない場合、ステップＳ３３で、通常通りのVBVバッファサイズの最大値を用いてレート制御が実行される。 - 特許庁

When a plurality of the memories provided with a synchronous read/write function are used as a frame buffer and image data are transmitted to the memories, the memories output the image data to a display simultaneously, thereby, the memory capacity required when driving is reduced and the circuit and the control system is simplified.例文帳に追加

同期読み書き機能を具えた複数のメモリがフレームバッファとして使用され、画像データがメモリに伝送される時、メモリが同時に画像データをディスプレイに出力し、駆動時に必要な記憶容量を減らして回路と制御システムを簡易化する。 - 特許庁

To provide a DMA transfer control system capable of efficiently performing DMA transfer even in a case that a buffer memory does not have a free space capable of storing transmission data by accurately determining the DMA transfer request to which channel is highest.例文帳に追加

バッファメモリに送信データを格納し得る空き容量がない場合であっても、どのチャネルに対するＤＭＡ転送要求が最も高いかを正確に判定し、ＤＭＡ転送を効率良く行うことができるＤＭＡ転送制御システムを提供する。 - 特許庁

To provide a delay fluctuation eliminating control method and a multiplexer utilizing the same, with which a buffer quantity for eliminating a delay fluctuation for each call origination can be automatically and immediately set and a sound quality can be prevented from being lowered.例文帳に追加

発呼ごとに遅延揺らぎを吸収するバッファ量を自動的且つ即時に設定することができ、音質の低下を防止することが可能な遅延揺らぎ吸収制御方法およびその方法を利用する多重化装置を提供することを目的とする。 - 特許庁

When a color being displayed on a display unit 10 is rewritten following a rewrite event, a control unit 30 determines whether to rewrite the color using a normal rewrite waveform or to rewrite the color using a high speed rewrite waveform depending on whether input key data is stored in a key buffer 1.例文帳に追加

制御部３０は、書換イベントに従って、表示部１０に表示される色を書き換える際、キーバッファ１に入力キーデータが記憶されているか否かで、通常書換波形で色を書き換えるか、高速書換波形で色を書き換えるかを判断する。 - 特許庁

Thereby it is enough that the output buffer circuit of the video signal line drive circuit 300 has the driving capability necessary for charging a video signal line up to the desired potential within the shortest period (here, the H level period of the changeover control signal).例文帳に追加

このことにより、映像信号線駆動回路３００の出力バッファ回路は、最も短い期間（ここでは切換制御信号ＧＳｆのＨレベル期間）内に所望の電位まで充電するのに必要な駆動能力を有するだけで足りることになる。 - 特許庁

To provide a memory control system for enabling priority processing both in write processing to the memory of a processor and read processing from the memory in a multiprocessor system and making common a data buffer to be used in write processing and read processing.例文帳に追加

マルチプロセッサシステムにおいて、プロセッサのメモリに対する書き込み処理と、メモリから読み出し処理の両方において優先処理を可能にし且つ書き込み処理時と読み出し処理時に使用するデータバッファの共通化を図るメモリ制御方式を提供する。 - 特許庁

On the wiring boards 100 and 200, a selector 2 selecting signals to be inputted to the CLK input terminal 1a of the clock driver 1, a buffer circuit 3 constituting the control circuit of the selector 2, a delay element 4 and resistor components R1-R3 are loaded.例文帳に追加

配線基板１００、２００には、クロックドライバ１のＣＬＫ入力端子１ａに入力される信号を選択するセレクタ２と、セレクタ２の制御回路を構成するバッファ回路３、遅延素子４および抵抗部品Ｒ１〜Ｒ３が搭載されている。 - 特許庁

A read/write controller 108 controls the read and write operations of a buffer memory 109 and controls the read and write operations, according to control signals from a generated code quantity detector 106 and a unique word and stuff byte quantity detector 111.例文帳に追加

リード／ライト制御器１０８は、バッファメモリ１０９の読出し及び書込み動作を制御し、発生符号量検出器１０６並びにユニークワード及びスタッフバイト量検出器１１１からの制御信号によって、書込み動作及び読出し動作を制御する。 - 特許庁

The data line driving circuit includes a buffer circuit (500) including inverters (501 to 503) having thin film transistors, which waveform-shape and output a transfer signal as a sampling control signal when the transfer signal is input from a shift register circuit (400), according to respective latch circuits.例文帳に追加

データ線駆動回路は、シフトレジスタ回路（４００）から転送信号が入力されると、波形整形してサンプリング制御信号として出力する薄膜トランジスタを有するインバータ（５０１〜５０３）を、各ラッチ回路に対応して夫々含むバッファ回路（５００）を備える。 - 特許庁

A retransmission control section 111 grasps the number of times of retransmission, in the TCP layer, of the TCP segment constituted of each of NRT data in an NRT retransmission buffer 108 based on the number of times of retransmission of the TCP segment and preferentially instructs transmission for NRT data with the great number of times of retransmission in the TCP layer.例文帳に追加

再送制御部111は、前記TCPセグメントの再送回数を元に、NRT再送バッファ108内の個々のNRTデータが構成するTCPセグメントの、TCPレイヤにおける再送回数を把握し、TCPレイヤにおける再送回数の大きなNRTデータに対して優先的に送信指示を行う。 - 特許庁

In this mode, a communication buffer DMAC 117 reads large capacity data stored in a main memory 104 not via the control of the controller CPU 102, temporarily stores the data in a communication SRAM 116, and transfers it to the engine CPU 103 of a data-receiving destination.例文帳に追加

当該モードは、通信バッファＤＭＡＣ１１７が、メインメモリ１０４に格納されている大容量データを、コントローラＣＰＵ１０２の制御を介さないで読み出し、通信用ＳＲＡＭ１１６に一時的に格納し、データ受け取り先のエンジンＣＰＵ１０３に転送する。 - 特許庁