「buffer control」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

According to a recording command inputted to the control microcomputer 30, the CD-ROM data processing circuit 20 temporarily stores data having its error corrected by the CD decoder 5 into a buffer RAM 7 together with their attached data and an error correction part 63 in the circuit 20 performs error correction again.例文帳に追加

制御マイコン３０に入力される記録指令に基づき、ＣＤ−ＲＯＭデータ処理回路２０は、ＣＤデコーダ５にてエラー訂正されたデータを誤り検出符号等その付随データ共々バッファＲＡＭ７に一時記憶し、そのエラー訂正部６３でこれに再度エラー訂正を施す。 - 特許庁

To provide a packet node and a control method for delay amount by which a delay amount can be reduced at low traffic and a voice packet is not aborted at high traffic by changing the capacity of a memory buffer in response to the traffic.例文帳に追加

本発明は、メモリバッファの容量をトラフィック量に応じて変化させることにより、低トラフィック量の場合に遅延量を小さくすることができ、また高トラフィック量の場合に音声パケットの破棄をしないようにできるパケットノード及び遅延量の制御方法を提供することを目的とする。 - 特許庁

When detection pattern data is obtained by a pattern detecting section 44, a dot extracting section 46 and a mask processing section 48, a data extracting section 42 for extracting pattern data based on a pattern image according to copy control information stores the detected pattern data in a buffer memory 56.例文帳に追加

複写制御情報に応じたパターン画像に基づいたパターンデータを抽出するパターンデータ抽出部４２では、パターン検出処理部４４、網点抽出処理部４６及びマスク処理部４８によって検出パターンデータを得ると、この検出パターンデータをバッファメモリ５６に蓄積する。 - 特許庁

The controller 3-2 holds a division ratio in the devices 3-7 and 3-8, etc., and performs parallel control of data transferring devices 3-5 and 3-6 so as to transmit data through the buffer divided according to the division ratio in an actual data transmission.例文帳に追加

制御装置３−２は、上記分割比率を２次記憶装置３−７，３−８などに保持するとともに、実際のデータ伝送においては、該分割比率に従って分割されたバッファを介してデータ伝送するように、データ転送装置３−５、３−６を並列制御する。 - 特許庁

A storage device 2 includes a memory control part 23 for controlling reading or writing to a first nonvolatile semiconductor memory 25; a microprocessor 22 for controlling the inside of the storage device; and a memory 24 functioning as a buffer when reading or writing data from a host device 1.例文帳に追加

記憶装置２には、第１の不揮発性半導体メモリ２５に対する読み出し又は書き込みを制御するメモリ制御部２３と、記憶装置内の制御を行うマイクロプロセッサ２２と、ホスト装置１からのデータの読み出し又は書き込み時のバッファとして機能するメモリ２４を備える。 - 特許庁

A caption detection section 155 determines whether a macroblock of image data supplied from an image rearrangement buffer 142 includes a caption, and informs a rate control section 154, a motion prediction/compensation section 153, and a quantization section 145 of information associated with the macroblock including the caption.例文帳に追加

キャプション検出部１５５は、画面並べ替えバッファ１４２から供給される画像データのマクロブロックにキャプションが含まれているか否かを判定し、キャプションが含まれているマクロブロックに関する情報を、レート制御部１５４、動き予測・補償部１５３、および量子化部１４５に通知する。 - 特許庁

To provide a thread fastening impact tool to buffer vibration and reaction during the occurrence of impact torque, hardly separate a bit from a screw, and have a torque control means for which an increased life is provided and which is stable.例文帳に追加

本発明はインパクト機構を備えたねじ締め工具に関するものであり，衝撃トルク発生の際に振動及び反動を緩衝させるとともに，ビットがねじから離脱しにくく，さらに長寿命で安定したトルク制御手段を備えたねじ締めインパクト工具を得ることを目的とする。 - 特許庁

To provide a solenoid-operated valve system and a control method thereof, capable of gently seating a valve element with a small power consumption by effectively utilizing spring tension in a deceleration direction by a spring holding the valve element, without using deceleration by electromagnetic force and a buffer spring.例文帳に追加

電磁力による減速や緩衝ばねを使用することなく、弁体を保持しているばねによる減速方向のばね力を効果的に利用することで、少ない消費電力で弁体を緩やかに着座させることができる電磁式動弁およびその制御方法を提供する。 - 特許庁

This can have a presentation control CPU select and read the read-ahead result for the read-ahead presentation in the order of read-ahead holding number out of the read-ahead result memorized in the read-ahead result notice command-receiving buffer depending on the operation frequency of the operation button by the game player.例文帳に追加

これにより、演出制御用ＣＰＵは、遊技者による操作ボタンの操作回数に応じて、先読結果通知コマンド受信バッファに記憶されている先読結果のうちから、先読演出の対象となる先読結果を先読保留番号順に選択して読み出すことができる。 - 特許庁

The output buffer control signal generation unit 131 makes the transistors 132a-132d and 133a-133d off in sequence to gradually make each impedance of output buffers (a first transistor group 132 and a second transistor group 133) higher in one bit time of the communication signal indicating dominant.例文帳に追加

そして、出力バッファ制御信号生成部１３１は、ドミナントを表す通信信号の１ビット時間において、トランジスタ１３２ａ〜１３２ｄ，１３３ａ〜１３３ｄを順にオフにして出力バッファ（第１のトランジスタ群１３２及び第２のトランジスタ群１３３）の各インピーダンスを徐々に高くする。 - 特許庁

Thus, a subimage corresponding to a position of an EL screen 60 detected by a CPU 131 of a performance control unit 130 is drawn at a space area of the first frame buffer 1426A by the drawing engine 1424 as a divided image divided into a plurality of regions.例文帳に追加

これに伴い、演出制御部１３０のＣＰＵ１３１によって検出されたＥＬ画面６０の位置に対応するサブ画像が、複数の領域に分割された分割画像として描画エンジン１４２４によって第１フレームバッファ１４２６Ａの空き領域に描画される。 - 特許庁

Further, the transfer control circuit 223 transfers partial data stored in the buffer 211 as new block data a transfer time, needed to transfer the partial data by a last block size, after the last block data begins to be transferred.例文帳に追加

さらに、転送制御回路２２３は、一つ前のブロックデータの転送を始めたときから一つ前のブロックサイズだけ部分データを転送するために要する転送時間が経過したときに、バッファ２１１に記憶されている部分データを新たなブロックデータとしてメモリ２３０に転送する。 - 特許庁

In the latch-up prevention circuit for different power supply connection that interconnects different power supply sections for the receiving end device and a transmission end device, a buffer circuit 19 is provided between a receiving end device power supply 11 and a gate section of a 1st P-channel MOS transistor being an output control TR of the transmission end device.例文帳に追加

受端デバイスと送端デバイスの異なった電源供給部を接続する異電源接続におけるラッチアップ防止回路において、受端デバイス用電源１１と送端デバイスの出力制御用トランジスタである第１のｐＭＯＳトランジスタ１３のゲート部との間に、バッファ回路１９を有する。 - 特許庁

Then, the sheet processing device control part 501 sets/changes drive current values of sheet carrying motors (an inlet motor M2, a buffer motor M2, a delivery motor M3), a staple tolerance number of sheets, a drive current value of a staple processing motor (a clinch motor M4), and a perforating operation time or the like.例文帳に追加

次に、シート処理装置制御部５０１は、そのシート種の判別結果に基づいて、シート搬送用のモータ（入口モータＭ２、バッファモータＭ２、排紙モータＭ３等）の駆動電流値、ステイプル許容枚数、綴じ処理用のモータ（クリンチモータＭ４）の駆動電流値、穿孔動作時間等を設定・変更する。 - 特許庁

In sequential conversion control, signals of a direct system and an interpolation system are switched alternately and read from a first memory, being a mass image memory storing a plurality of image signals of the direct and interpolation systems to be held in a second memory 3 being a buffer memory (memory for double-speed conversion) for reading.例文帳に追加

順次変換制御にて、複数の直接系，補間系の画像信号を格納している大容量画像メモリである第１のメモリ1から直接系，補間系の信号を交互に切り替えて読み出し、読出し用バッファメモリ（倍速変換用メモリ）である第２のメモリ3に保持する。 - 特許庁

To provide a memory control system capable of shaping a waveform causing malfunction and then obtaining a reliable waveform suppressing cost increase by not using a guard ground requiring a large wiring space and then controlling the output delay time of a buffer so that simultaneous switching of signals themselves is eliminated.例文帳に追加

配線スペースを多く必要とするガードアースを使用せずに、信号自体の同時スイッチングをなくすようにバッファの出力遅延時間を制御することにより、誤動作の原因となる波形を整形し、信頼性の高い波形をコストアップを抑えて得ることができるメモリ制御方式を提供する。 - 特許庁

According to a recording command inputted to the control microcomputer 30, the CD data processing circuit 20 temporarily stores audio data subjected to EFM demodulation by an EFM demodulation part 51 into a buffer RAM 54 together with its parity and performs error correction again for the data with an error correction part 55.例文帳に追加

制御マイコン３０に入力される記録指令に基づき、ＣＤデータ処理回路２０は、ＥＦＭ復調部５１においてＥＦＭ復調したオーディオデータをそのパリティと共にバッファＲＡＭ５４に一旦記憶し、エラー訂正部５５においてこれにエラー訂正を施す。 - 特許庁

A control section 14 assigns the buffer memory used for processing to one plane (page) of image data in the case of performing the input processing of the image data from a scanner section 11 or the like or the output processing of the image data to a printer section 12 or the like, and controls the flow of the image data to be revisable for each image plane.例文帳に追加

制御部１４は、スキャナ部１１等からの画像データの入力処理や、プリンタ部１２等への画像データの出力処理を実行する際に、その処理で使用するバッファメモリを画像データの一面（ページ）ごとに割り当てて、画像データの流れを一面ごとに変更可能に制御する。 - 特許庁

The output buffer circuit 1 is also provided with a second level converter circuit 22 for outputting a signal D with the ground and the external output interface power supply potential VDH, defined as amplitude range on the basis of a control input signal C with the ground and the power supply potential VDL at the semiconductor chip core side, defined as an amplitude range.例文帳に追加

また、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とする制御入力信号Ｃに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｄを出力する第２レベルコンバータ回路２２を備えた。 - 特許庁

A buffer control section 105 makes all the try-state buffers 104-1 to 104-n a signal output state at the time of writing data, makes only a part of (n) pieces of the try-state buffers a signal output state selectively at the time of bit processing, and makes the other try-state buffers high impedance.例文帳に追加

バッファ制御部１０５は、データの書き込み時にはトライステートバッファ１０４−１〜１０４−ｎをすべて信号出力状態にし、ビット処理時にはｎ個のトライステートバッファの一部のみを選択的に信号出力状態にして他のトライステートバッファをハイインピーダンスにする。 - 特許庁

The control means stores data to be transmitted into an area for a certain terminal in the buffer memory in response to the reception of the data to be transmitted to the certain terminal when the communication with the certain terminal among the plurality of wireless terminals adopts a power saving mode.例文帳に追加

その制御手段は、その複数の無線端末の中の或る端末との間の通信が省電力モードであるときに、その或る端末に送信すべきデータの受け取りに応答して、その送信すべきデータをそのバッファメモリのその或る端末用の領域に蓄積させる。 - 特許庁

The random number generating circuit has a parallel circuit which is connected to an input of a selection circuit 101 and has buffer circuits 103_1 to 103_n selected by the selection circuit 101 and an inverter circuit 102 with a control terminal connected to an input of the parallel circuit and an output of the selection circuit 101.例文帳に追加

選択回路１０１の入力に接続され、選択回路１０１により選択されるバッファ回路１０３_１〜１０３_ｎを有する並列回路と、並列回路の入力及び選択回路１０１の出力に接続される制御端子付インバータ回路１０２とを有する。 - 特許庁

The card control part 230 is composed of a buffer 231 which is a region for a temporary storage, a register group 232 having basic information on cards and a controller 233 which receives a command signal from the host device 100, and executes and controls processing such as reading, writing and copying of data in the SD memory card.例文帳に追加

カード制御部２３０は、一時記憶する領域となるバッファ２３１、カードの基本情報を持つレジスタ群２３２、及びホスト機器１００からのコマンド信号を受け、データの読み出し、書き込み、コピー等の処理をＳＤメモリカード内で実行・制御するコントローラ２３３から構成されている。 - 特許庁

A data transmission device comprises a storing control unit for storing received response data in a buffer for each identification information which identifies the response data when receiving the response data, which is the data transmitted from a second device according to a transmission request transmitted from a first device, from the second device.例文帳に追加

データ転送装置は、第１の装置から送出される転送要求に応じて第２の装置から送出されるデータである応答データを第２の装置から受信すると、受信した応答データを該応答データを識別する識別情報ごとにバッファに格納する格納制御部を備える。 - 特許庁

An address controller 41 controls read and write addresses for a buffer memory 42 in accordance with a control signal so as to equally include an upper order byte being a code word including only a symbol with a low error rate, and a lower order byte being a code word including only a symbol with a high error rate.例文帳に追加

アドレスコントローラ４１は、制御信号に基づいて、バッファメモリ４２に対する読み出しアドレス又は書き込みアドレスを制御し、誤り率の低いシンボルのみを含む符号語である上位バイトと、誤り率の高いシンボルのみを含む符号語である下位バイトとが均等に含まれるようにする。 - 特許庁

When low enable signals are inputted to an output control circuit 6 for which respective circuit elements perform an operation by the power supply voltage of 3 V, regardless of the value of the data signals, low signals are sent out both from an inverter 13 and a buffer 14 to the output circuit 7.例文帳に追加

３Ｖの電源電圧によって、各回路素子が動作を行う出力制御回路６に、Ｌｏｗのイネーブル信号が入力されたとき、データ信号の値にかかわらず、インバータ１３及びバッファ１４から、共にＬｏｗの信号が出力回路７に送出される。 - 特許庁

The buffer circuit includes an N-channel transistor, having an input electrode connected to the second power supply node, and a control electrode connected to the output node of the charge pump, and a first constant current source, disposed in between a first power supply node and the output electrode of the N-channel transistor.例文帳に追加

バッファ回路は、第２の電源供給ノードに入力電極が接続され、前記チャージポンプの出力ノードに制御電極が接続されたＮチャネルトランジスタと、第１の電源供給ノードとＮチャネルトランジスタの出力電極との間に配置された第１の定電流源とを有する。 - 特許庁

Then an input control means 112 monitors residual capacity information fed from the input buffer 105 and a residual capacity of the DTS, ID, storage address storage memory and controls reading of image data from a recording medium 113 so that both of the residual capacities are not zero.例文帳に追加

そして入力制御手段１１２は、入力バッファ１０５から送られてくる残容量と、ＤＴＳ，ＩＤ，格納アドレス保持メモリの残容量を監視し、両方の残容量が０にならないように記録媒体１１３からの画像データの読み出しを制御する。 - 特許庁

A vector instruction issuing part sorts a plurality of elements comprising the vector data to an element group and controls to start the tranferring the element group with all element out of the plurality of element groups read from the main memory by the memory access control part from the load buffer to the vector processing part.例文帳に追加

ベクトル命令発行部は、ベクトルデータを構成する複数の要素を複数の要素群に分け、複数の要素群のうちで全ての要素がメモリアクセス制御部によりメインメモリから読み出された要素群に対して、ロードバッファからベクトル処理部への転送を開始するように制御する。 - 特許庁

An external output control part 15 controls an external output part 14 so that when PID filter parts 4, 5, and 6 detect a TS packet matching the PID of a set PCR, TS packets stored in a corresponding external output buffer 7, 8, or 9 are preferentially outputted.例文帳に追加

ＰＩＤフィルタ部４，５，６が、設定されたＰＣＲのＰＩＤと一致するＴＳパケットを検出した場合、外部出力制御部１５は、対応する外部出力バッファ７，８，９に記憶されているＴＳパケットを優先して出力するよう外部出力部１４を制御する。 - 特許庁

Further, when the control of the virtual buffer is determined not to be satisfied in units of a picture, the encoder 10 divides one picture composing the encoded moving image data, and sets a decoding time for each divided picture to cause the decoder 30 to execute decoding processing.例文帳に追加

さらに、符号化装置１０は、仮想バッファの制御がピクチャ単位で満足しないと判定した場合に、符号化された動画像データを構成する１枚のピクチャを分割し、分割された分割ピクチャ毎に復号化装置３０で復号化処理を実行させる復号時刻を設定する。 - 特許庁

A detection processing part 27, if detecting a vehicle movement, change or the like according to v1, sends a transfer request for the original image data v for secondary determination in a frame buffer part 22 to a transfer control part 25 and sends a detection position address, indicating the detection pixel area, to a detail analyzing part 28.例文帳に追加

検出処理部２７は、このｖ１に基づいて車の移動・変化などを検知した場合、フレームバッファ部２２の二次判定用の原画像データｖの転送要求を転送制御部２５に送り、また、検知画素領域を示す検知位置アドレスを詳細解析部２８に送る。 - 特許庁

A transfer control means 1a-5 acquires data written to the data buffer 1a-3-2a-n and the memory address with the data written, inquires of the node address correspondence means 1a-6 with the memory address to acquire the node address, and sends both data and memory address to the acquired node address.例文帳に追加

転送制御手段１ａ−５は、データバッファ１ａ−３−２ａ〜ｎに書込まれるデータと、該データが書込まれるメモリ番地とを取得し、該メモリ番地をノード番地対応手段１ａ−６に問い合わせてノード番地を取得し、前述のデータとメモリ番地を併せて、取得したノード番地に送信する。 - 特許庁

A control circuit temporarily suspends the recording (reproduction), when a data residence residue determined based on a difference between a data position at which data is transmitted to a circuit on a data input/output side on a buffer and a data position at which data is transmitted to a disk drive dips from (exceeds) a preset threshold in recording (reproduction).例文帳に追加

制御回路は、バッファ上においてデータ入出力側の回路とデータ転送するデータ位置とディスクドライブとデータ転送するデータ位置との差から求まるデータ滞留残量が記録（再生）時に予め設定した閾値を下（上）回ったとき記録（再生）を一時中断する。 - 特許庁

Further, when the data amount of the buffer memory becomes smaller than the specified amount, the power is supplied to the spindle motor to increase the number of rotation, and the focus and tracking control are started for a pickup, and when the PLL is synchronized, the pickup is positioned to the address previously being held, then the read-out of the data is restarted.例文帳に追加

更に、バッファメモリのデータ量が一定量以下になったらスピンドルモータに電力を供給し、回転数を上げ、ピックアップをフォーカス及びトラッキング制御を開始し、ＰＬＬが同期したら、先に保持しておいたアドレスへピックアップを位置決めし、データの読み出しを再開する。 - 特許庁

To provide a print buffer memory controller in which raster column conversion can be effected using a raster column converter smaller than that for all colors and all nozzles without complicating the timing control even when the inter-color distance is not equal to an integer times of the width of the raster column converter.例文帳に追加

全色全ノズル分のラスタカラム変換器よりも小さいラスタカラム変換器を用いて、色間距離がラスタカラム変換器の横幅の整数倍以外の場合でもタイミング制御を複雑にすること無くラスタカラム変換を行なうことのできる、印字用バッファメモリ制御装置を提供することにある。 - 特許庁

A data transfer control circuit 214, if the stored descriptor includes no transfer data, reads out data from a memory to transfer them to an I/O device, or if the descriptor includes transfer data, reads out the data from the descriptor buffer 212 to transfer them to the I/O device.例文帳に追加

データ転送制御回路２１４は、格納されたディスクリプタに転送データが含まれていないとき、メモリからデータを読み出してＩ／Ｏデバイスへ転送し、ディスクリプタに転送データが含まれているとき、ディスクリプタバッファ２１２からそのデータを読み出してＩ／Ｏデバイスへ転送する。 - 特許庁

In an outside address EAD<1:0> input part to which a signal is inputted through a page address input part P1, an initial stage buffer G21 of four stages series (G21 to G24) connection constitution receives the outside address EAD<1:0>, and an inversion control input receives an inside chip enable signal #ICE.例文帳に追加

ページアドレス入力部Ｐ１を介して入力される外部アドレスＥＡＤ＜１：０＞入力部において、４段直列（Ｇ２１〜Ｇ２４）接続構成の初段のバッファＧ２１は外部アドレスＥＡＤ＜１：０＞を受け、反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。 - 特許庁

The second control section 22 transfers the video data to a display buffer 62 according to the key frame information, writes the audio data to a RAM 24 according to the audio reproduction start position, decodes the video data and the audio data, respectively, and reproduces the video data by a display section 6 and the audio data by speakers 7R, 7L.例文帳に追加

第２制御部２２は、上記キーフレーム情報に従って、映像データを表示バッファ６２に転送する一方、上記音声再生開始位置に従って、音声データをＲＡＭ２４に書き込み、それぞれをデコードして、それぞれ表示部６とスピーカ７Ｒ，７Ｌで再生する。 - 特許庁

Values in areas for respective first data of first to third buffers are compared with each other and when at least two data match with each other out of the three data (S71: Yes), the matching data are determined as the first data of the normal data for control and written into the area for the first data of a data buffer (S72).例文帳に追加

第１〜第３バッファの各第１データ用エリアの値をそれぞれ比較し、これら３データのうち少なくとも２データが一致する場合に（Ｓ７１：Ｙｅｓ）、その一致するデータを正規の制御用データの第１データとして確定し、データバッファの第１データ用エリアへ書き込む（Ｓ７２）。 - 特許庁

The video recorder is configured such that a 1st storage reproduction device 14, a 2nd storage reproduction device 17, a buffer memory 15, an encoder 11, a decoder 16, and a microcomputer 300 are connected to a bridge 12 and a mixing device 100 and a switcher 400 freely control an input/output of the encoder 11 and the decoder 16.例文帳に追加

ブリッジ１２に対して第1の記憶再生装置１４、第2の記憶再生措置１７、バッファメモリ１５、エンコーダ１１、デコーダ１６マイクロコンピュータ３００を接続し、ミキシング装置１００とスイッチャ−４００により、エンコーダ１１、デコーダ１６の入出力を自在に制御する構成である。 - 特許庁

The imaging apparatus then includes a change amount extraction means for extracting a change amount by comparing image data of different imaging timings stored in the frame buffer 4, and a clock control means for controlling a cycle for the CCD 1 to convert an optical image into an electric signal in accordance with the change amount.例文帳に追加

そして、フレームバッファ４に記憶した撮像時期の異なる画像データを比較して変化量を抽出する変化量抽出手段と、前記変化量に従ってＣＣＤ１が光学像を電気信号に変換する周期を制御するクロック制御手段と、を有している。 - 特許庁

When a data signal DT is output by designating an address "X" with the use of an address signal AD, the data signal DT is held in a transmission buffer 14 at the timing of a writing control signal WT, a "0" signal ADY is held in an FF 15, and a selection signal SL is made to be "0".例文帳に追加

アドレス信号ＡＤでアドレス“Ｘ”を指定してデータ信号ＤＴを出力すると、書き込み制御信号ＷＴのタイミングで送信バッファ１４にデータ信号ＤＴが保持されると共に、ＦＦ１５には“０”の信号ＡＤＹが保持され、選択信号ＳＬは“０”となる。 - 特許庁

By referring to information which is managed by the originating MAC address information acquisition unit 102, a frame to be transmitted for each originating MAC address is determined one by one sequentially by a transmission control determination unit 105, and the frame held by the buffer 104 is transmitted sequentially one by one for each terminal.例文帳に追加

送信制御判定部１０５が、発信元ＭＡＣアドレス情報取得部１０２が管理する情報を参照して、送信するフレームを発信元ＭＡＣアドレスごとに１フレームずつ順次決定することにより、バッファ１０４に保持したフレームを端末ごとに１フレームずつ順次送信する。 - 特許庁

A path control means 12 controls switching between a first path 18 through which image data inputted from the reader 11 is compressed by a compression means 13 and is stored in the buffer memory 14 for input and a second path 19 through which the image data is stored without being compressed.例文帳に追加

経路制御手段１２は、読み取り装置１１から入力される画像データを圧縮手段１３で圧縮処理して入力用バッファメモリ１４に格納する第１経路１８と、圧縮処理せずに格納する第２経路１９との切り替えを制御する。 - 特許庁