「buffer control」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

The game machine has a transmission mode of making normal commands stand by in a transmission queue buffer 213c' constructed in the RAM 213 of the main control board 21 at all times and transmitting them successively to the sub control board 33 by the interruption of a prescribed cycle.例文帳に追加

メイン制御基板２１のＲＡＭ２１３に構築した送信キューバッファ２１３ｃ’に通常コマンドを随時待機させ、所定周期の割込で順次サブ制御基板３３へ送信する送信モードを具備する。 - 特許庁

Further, when the exhaustion occurring fear of the sample is judged with respect to the request from the residual amount of the precision control sample in the buffer to be used, an alarm is displayed beforehand to accelerate the replenishment of the precision control sample.例文帳に追加

さらに、当該使用するバッファ内の精度管理試料の残量から、依頼に対して試料切れが生じる恐れがあると判断された場合に、事前に警告表示し、精度管理試料の補充を促す。 - 特許庁

After data compression conversion is applied to a received image by DMA control of a memory control section 43, the image processing apparatus performs a series of processes to transfer converted data to the HDD 48 through the buffer area of the image memory 42.例文帳に追加

メモリ制御部４３のＤＭＡ制御により、入力画像に対してデータ圧縮変換を施した後、変換データを画像メモリ４２のバッファ領域を通してＨＤＤ４８へ転送する一連の処理を行う。 - 特許庁

The decoration pattern control board 30 can receives the performance display command, etc., from the sub-control board 35 by initializing the serial interface 303, so that the subsequent performance display commands from the sub-control board 35 are received and stored in a command reception buffer.例文帳に追加

装飾図柄制御基板３０は、シリアルインタフェース３０３が初期化されることによりサブ制御基板３５からの演出表示コマンド等の受信が可能となり、これ以降サブ制御基板３５からの演出表示コマンドは受信してコマンド受信バッファに蓄積する。 - 特許庁

A dynamic disk motor revolution control part 117 controls the number of rotations of a disk motor control part 104 on the basis of a disk motor revolution control instruction from a track buffer monitoring part 118 and various kinds of parameters stored in an error rate-to-number of rotations storage part 122.例文帳に追加

動的ディスクモータ回転数制御部１１７が、トラックバッファ監視部１１８からディスクモータ回転数制御命令と、エラーレート対回転数記憶部１２２に記憶さている各種パラメータに基づき、ディスクモータ制御部１０４の回転数を制御する。 - 特許庁

A value of an internal row address signal bit is set from an address buffer 2 according to the test control signal, and operations of a row selecting circuit 3 and a bit line peripheral circuit 4 are controlled by a row system control circuit 10 with a test controlling function according to the test control signal.例文帳に追加

このテスト制御信号に従ってアドレスバッファ（２）からの内部ロウアドレス信号ビットの値を設定し、かつテスト制御信号に従ってテスト制御機能付行系制御回路（１０）が行選択回路（３）およびビット線周辺回路（４）の動作を制御する。 - 特許庁

A mode set control circuit 56 controls an input/output buffer 54 in accordance with the control signal SE based on a trigger signal TR indicating finish of operation based on an operation command, and connects a mode set value control circuit 56 to any of registers 26, 28, 30.例文帳に追加

動作コマンドに基づく動作の終了を示すトリガ信号ＴＲに基づき、モード設定制御回路５６は制御信号ＳＥに応じて入出力バッファ５４を制御し、レジスタ２６，２８，３０のいずれかにモード設定値記憶部５８を接続する。 - 特許庁

After reproduction data of a volume equivalent to a reproduction period longer than a period required to adjust a control parameter is written in a buffer, the control part controls the optical pickup to stop reading the data (step S8) and allows a DSP to adjust the control parameter (step S9).例文帳に追加

制御パラメータの調整に要する時間以上の再生時間に相当する容量の再生データがバッファに書き込まれた後、制御部は、光ピックアップにデータの読み出しを中断させ（ステップＳ８）、ＤＳＰに制御パラメータを調整させる（ステップＳ９）。 - 特許庁

This semiconductor integrated circuit has: an external output buffer (20) allowing the changeover of the driving ability of output; a storage circuit (21) rewritably holding control data for changing over the driving ability; and a control logic circuit (22) for initializing the control data held by the storage circuit.例文帳に追加

出力の駆動能力を切り換え可能な外部出力バッファ（２０）と、前記駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路（２１）と、記憶回路が保持する制御データを初期化するための制御論理回路（２２）とを有する。 - 特許庁

The input buffer comprises a mode control circuit for generating a plurality of first control signals, and a receiver for receiving at least one input signal and the plurality of the first control signals and outputting at least one signal which performs CMOS swing.例文帳に追加

複数の第１制御信号を発生させるモード制御回路と、少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備える入力バッファ。 - 特許庁

The segment control part 302 refers to a cache mode table 305, and in the subsequent read and write processes to determine a cache mode corresponding to the file system stored in the MBR, the segment control part 302 performs buffer handling and command execution control in accordance with the determined cache mode.例文帳に追加

セグメント制御部は、キャッシュ・モード・テーブル３０５を参照し、ＭＢＲに記憶されているファイル・システムに対応するキャッシュ・モードを決定するこの後のリード及びライト処理において、決定されたキャッシュ・モードに従って、バッファ・ハンドリング及びコマンド実行制御を行う。 - 特許庁

Further, the buffer circuit is provided with selection circuits respectively connected to a plurality of the inverters and an output control circuit for receiving an output control signal and inhibiting an output of the output signal in response to the output control signal.例文帳に追加

さらに、前記複数のインバータの各々に接続される選択回路と、出力制御信号が入力され、前記出力制御信号に応答して前記出力信号の出力を禁止をする出力制御回路とを上述のバッファ回路に備える。 - 特許庁

An impedance controller 10 latches P-channel control signals PCNT5-PCNT1 to change P-channel impedance control signals PCNTY5-PCNTY1 when P-channel transistors PTr5-PTr1 in an output buffer 30 with an impedance control turn off.例文帳に追加

インピーダンス制御部１０は、インピーダンス・コントロール付き出力バッファ３０のＰチャンネルトランジスタＰＴｒ５〜ＰＴｒ１がオフになる時にＰチャンネル制御信号ＰＣＮＴ５〜ＰＣＮＴ１をラッチしてＰチャンネルインピーダンスコントロール信号ＰＣＮＴＹ５〜ＰＣＮＴ１を変化させる。 - 特許庁

When decided that the occupancy amount Bm of a bit buffer 2 is below a third threshold BTH3 or the bit buffer 2 causes underflow, an underflow control circuit 12 stops the read of pictures from the bit buffer 2 and successively outputs (repeats) video output which is the decoded result of not the picture processed concurrently but the picture read from the bit buffer 2 previously from a decoding core circuit 4.例文帳に追加

ビットバッファ２の占有量Ｂm が第３の閾値ＢTH3 を下回っていると判定するかまたはビットバッファ２がアンダーフローを起こしていると判定した場合、アンダーフロー制御回路１２は、ビットバッファ２からのピクチャの読み出しを停止させると共に、同時に、そのときに処理しているピクチャではなく、それ以前にビットバッファ２から読み出されたピクチャのデコード結果であるビデオ出力をデコードコア回路４から引き続き出力（リピート）させる。 - 特許庁

The gate control signal 6 is sequentially generated for each overflow signal 9 and the value of the timer buffer 8 selected by the ON/OFF signal selection section 13 and the 0/1 signal selection section 12 is latched by the binary counter 3 depending on the value of an output data buffer 11.例文帳に追加

オーバーフロー信号９の発生毎に順次ゲート信号制御信号６が生成され出力データバッファ１１の値に応じてオン／オフ信号選択部１３、０／１信号選択部１２により選択されたタイマバッファ８の値がバイナリカウンタ３にラッチされる。 - 特許庁

When a track buffer 2 is an empty state, and/or a data read from the track buffer 2 is halted by a read control signal 12, the signal processing circuit is configured so as to change over an input data 14 of an audio processing circuit 8 to a fixed value by a selector 15.例文帳に追加

トラックバッファ２がエンプティ状態であったり、読み出し制御信号１２によりトラックバッファ２からの読み出しデータが停止されたりした場合は、セレクタ１５によりオーディオ処理回路８の入力データ１４を固定値に切り換える様に構成されている。 - 特許庁

The scan system conversion means includes a buffer memory and gives a control signal for stopping an output of the image data after the resolution conversion to the resolution conversion means in response to an acquisition request of the image data from the image compression means and a utilizing state of the buffer memory.例文帳に追加

スキャン方式変換手段はバッファメモリを備え、画像圧縮手段からの画像データの取得の要求と、バッファメモリの利用状況とに応じて、解像度変換手段に、解像度変換後画像データの出力を停止させる制御信号を供給する。 - 特許庁

When streaming reproduction between the position of the content data reproduced and the interruption permission point which is two blocks ahead cannot be carried out, control for increasing a buffer amount of content data stored in the data buffer 62 is performed at the next interruption permission point.例文帳に追加

そして、再生されているコンテンツデータの位置から、２つ先までの中断許可ポイントまでストリーミング再生可能が出来ない場合には、次の中断許可ポイントにおいて、データバッファ６２に記憶されているコンテンツデータのバッファ量を増加させる制御を行う。 - 特許庁

A buffer management unit 111 changes the capacity of buffers assigned to a user memory 14, a buffer memory 15, and an external memory 16 dynamically according to the degree of communication control information, which is shifting by environment of radio network obtained from a communication information monitoring unit 118.例文帳に追加

バッファ管理部１１１は、通信情報監視部１１８から得た無線ネットワークの環境によって変化する通信制御情報の度合いに応じてユーザメモリ１４、バッファメモリ１５、外部メモリ１６内に割り当てられているバッファの容量を動的に変化させる。 - 特許庁

While the power of a buffer circuit 6 is kept turned on irrespective of the on or off of the power of the TCXO 1, a control unit 8 controls a switch 2 to cut off the power to the TCXO 1, and simultaneously controls a switch 7 to pull up an input to the buffer circuit 6.例文帳に追加

ＴＣＸＯ１の電源オン／オフに関わらず、バッファ回路６の電源をオンの状態に維持した上、制御部８がスイッチ２を制御してＴＣＸＯ１の電源をオフにするのと同時に、スイッチ７によりバッファ回路６の入力をプルアップする。 - 特許庁

The interface device which outputs and inputs the shared data in the plurality of channels, has a plurality of buffer memories provided for every channel, and a control section which outputs and inputs the data, guaranteeing the data identity in the plurality of buffer memories.例文帳に追加

複数のチャネルで共有データを入出力するインタフェース装置において、前記チャネル毎に設けられた複数のバッファメモリと、前記複数のバッファメモリでデータの同一性を保証しつつ、データの入出力を行なう制御部を有することを特徴とする。 - 特許庁

Data transfer is performed between a buffer section of one side of the memory bank and the nonvolatile memory section in response to instruction of access operation, in parallel to this operation, control of interleave operation performing data transfer between a buffer section of the other side of the memory bank and the outside can be performed.例文帳に追加

アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。 - 特許庁

A packet flow control unit 26 selects at least one transmission buffer 40, based on each timing information calculated by the timing information calculator 22, and controls a packet flow in a transmission line to be sent to a mobile station device related to the selected transmission buffer.例文帳に追加

パケットフロー制御部２６は、タイミング情報算出部２２より算出される各タイミング情報に基づいて、少なくとも１つの送信バッファ４０を選択し、当該選択した送信バッファに係る移動局装置宛ての伝送路におけるパケットフローを制御する。 - 特許庁

The high-speed serial interface block is provided with: a reception buffer 11 for receiving reception data; and a control part 15 for performing processing to be performed when the response is not returned from the completer within a prescribed time when the reception buffer overflows.例文帳に追加

上記高速シリアルインタフェースブロックは、受信データを取り込むための受信バッファ（１１）と、上記受信バッファがオーバーフローした場合に、所定時間内に上記コンプリータから応答が無かった場合に行われる処理を実行させるための制御部（１５）とを設ける。 - 特許庁

When a picture for decoding is specified by a system control part 60 out of pictures for 1 VOBU which are written in a buffer of a coding video data buffer part 40, pictures are read and decoded in an order from head of arrangement sequential position in a VOBU.例文帳に追加

符号化ビデオデータバッファ部４０のバッファに書き込まれた１ＶＯＢＵ分のピクチャの中からシステム制御部６０によって復号化対象のピクチャが指定されると、ＶＯＢＵ内の配列順序の先頭から順番にピクチャが読み出されて復号化される。 - 特許庁

The data transfer speed between a buffer memory 12 and the hard disc 9 is thereby enhanced while maintaining data reliability of the control data 101 weak against a data error, so as to reduce the generation rate of the overflow and the under flow in the buffer memory 12.例文帳に追加

そのため、データ誤りに対して弱い管理データ１０１のデータ信頼性を維持しつつ、バッファメモリ１２とハードディスク装置９との間のデータ転送速度を向上することができ、バッファメモリ１２のオーバーフローや、アンダーフローの発生率を低減することができる。 - 特許庁

Namely, a 2nd PMOS 32 and a 1st NMOS 33, having the gates connected to a data input/output buffer control circuit 24, are connected to a conventional data input buffer 22 composed of a 1st PMOS 31 and a 2nd NMOS 34, which are in series with the 2nd NMOS 34.例文帳に追加

すなわち、第１ＰＭＯＳ３１と第２ＮＭＯＳ３４とからなる従来のデータ入力バッファ２２に、データ入出力バッファ制御部２４へゲートが接続された第２ＰＭＯＳ３２と第１ＮＭＯＳ３３とを第２ＮＭＯＳ３４直列に接続したものである。 - 特許庁

A control part 135 of a ROM controller 134 increases an address value retained in a buffer, when an address outputted in an instruction reading cycle by a CPU 132 is matched with the address retained in the buffer, and reads data from a ROM 133 in the next cycle.例文帳に追加

ＲＯＭコントローラ１３４の制御部１３５は、バッファに保持されたアドレスに対して、ＣＰＵ１３２が命令読み出しサイクルで出力したアドレスが一致すると、バッファに保持されたアドレス値を増加させてその次のサイクルでＲＯＭ１３３よりデータを読み出す。 - 特許庁

Between a memory 102 and a MAC layer module 101, data are exchanged via a double buffer 104 and a MAC layer control section 101a manages a state relating to frame exchange via the double buffer 104 respectively individually at a sender side and a recipient side.例文帳に追加

メモリ１０２とＭＡＣ層モジュール１０１との間のデータ受け渡しは、ダブルバッファ１０４を介して行われ、ＭＡＣ層制御部１０１ａは、このダブルバッファ１０４を介したフレーム受け渡しに関わる状態を、送り手側と受け手側とでそれぞれ個別に管理する。 - 特許庁

The synchronizing instruction in the local buffer 72 is outputted to a local bus 200 next to the instruction A, an internal flag 831 of a buffer control circuit 83 of the bus controller 8 is set and the synchronizing instruction and instruction B in the bus controller 8 are outputted to the local bus 200.例文帳に追加

ローカルバッファ７２内の同期命令は、命令Ａの次にローカルバス２００に出力され、バス制御装置８のバッファ制御回路８３の内部フラグ８３１がセットされ、バス制御装置８内の同期命令、命令Ｂがローカルバス２００に出力される。 - 特許庁

A semiconductor device includes an output buffer 100 capable of adjusting impedance on the basis of impedance adjusting signals ZQP, ZQN and a slew-rate control circuit 400 for adjusting a slew rate of the output buffer 100 on the basis of the impedance adjusting signals ZQP, ZQN.例文帳に追加

インピーダンス調整信号ＺＱＰ，ＺＱＮに基づいてインピーダンスを調整可能な出力バッファ１００と、インピーダンス調整信号ＺＱＰ，ＺＱＮに基づいて出力バッファ１００のスルーレートを調整するスルーレート制御回路４００とを備える。 - 特許庁

The buffer control method comprises a normal step for normally reading or writing the buffer, and an emergency step for executing emergency reading or writing in priority when emergency reading or writing is requested.例文帳に追加

バッファ制御方法は、バッファに対して通常の読み込み又は書き込みを行う通常ステップと、通常ステップの途中で緊急の読み込み又は書き込みが要求されたとき、緊急の読み込み又は書き込みを優先して実行する緊急ステップとを備える。 - 特許庁

To provide a burner device 2 of an industrial furnace 1 having a fuel flow passage 3, a first oxidizing agent flow passage 4, an exhaust gas outlet 9, a control device 10, and a heat buffer 7 in which a first oxidation agent and exhaust gas are alternately led to the industrial furnace 1 via the heat buffer 7.例文帳に追加

燃料の流路３と、第１酸化剤の流路４と、排ガスの出口９と、制御装置１０と、ヒート・バッファ７とを備え、第１酸化剤及び排ガスが交互して前記ヒート・バッファ７を介して導かれる工業炉１のバーナ装置２を提供すること。 - 特許庁

In this signal processing circuit, the CPU 1 of a data transfer side is not provided with an output buffer, and data to be transferred to the CPU 2 of a receiving side is directly written in the input buffer of the CPU 2 of the receiving side by using a DMA control circuit 9.例文帳に追加

本発明の信号処理回路は、データ転送側のＣＰＵ１に出力バッファを設けず、受信側のＣＰＵ２に転送するべきデータはＤＭＡ制御回路９を用いて直接受信側のＣＰＵ２の入力バッファに書き込む構成をとる。 - 特許庁

A VBV buffer control operation section 171 determines the total of amounts of input bits into the VBV buffer controlled by each of split image encoders 120-1 through 120-4, and assigns the bits to the encoders 120-1 through 120-4 according to complexity of an image.例文帳に追加

ＶＢＶバッファ制御演算部１７１は、各分割画像符号化装置１２０−１〜１２０−４が制御するＶＢＶバッファへの入力ビット量の総量を求め、画像複雑さに応じて、分割画像符号化装置１２０−１〜１２０−４に割り振る。 - 特許庁

When there is a read request from an external module and the remaining number of data stored in the M-bit buffer is smaller than n bits, control for replenishing data from the memory to the M-bit buffer is made, and the pointer is updated so that the remaining number of data becomes larger by m bits.例文帳に追加

外部モジュールからの読み出し要求があり、Ｍビットバッファに格納されるデータの残量がｎビットより少ないとき、メモリからＭビットバッファにデータを補充する制御を行い、前記データの残量がｍビット多くなるようにポインタを更新する。 - 特許庁

Also, a skip function providing module D equipped with a skip function attained by a skip program, and equipped with a control part B10 for controlling an input buffer B1 and an output buffer B2 is attained, and a processing module B is included in the skip function providing module D.例文帳に追加

また、スキッププログラムにより実現するスキップ機能を具備し、入力バッファＢ１および出力バッファＢ２の制御を行う制御部Ｂ１０を備えたスキップ機能提供モジュールＤが実現し、このスキップ機能提供モジュールＤに処理モジュールＢが包含される。 - 特許庁

To provide a data transfer controller which enables data to be efficiently transferred between a data storage means and a buffer memory when transferring data between an input/output device and the data storage means through the buffer memory, and a data transfer control method.例文帳に追加

バッファメモリを介して入出力デバイスとデータ記憶手段との間でデータ転送を行う場合に、データ記憶手段とバッファメモリとの間で効率良くデータを転送することができるデータ転送制御装置及びデータ転送制御方法を提供すること。 - 特許庁

To provide a buffer circuit which reduces variation of oscillation frequency to variation of a control voltage as required in a VCO using a plurality of buffer circuits by semiconductor integration process with limit in the minimum size of a variable capacity diode.例文帳に追加

可変容量ダイオードの最小サイズに制限を有する半導体集積化プロセスによる複数のバッファ回路を用いたＶＣＯにおいて、制御電圧の変化に対する発振周波数の変化を必要に応じて小さくできるようにしたバッファ回路を提供すること。 - 特許庁

As readout control to a buffer memory in which reproduced data are temporarily stored, read is performed by using a read address RA for performing the read to access all the addresses in the buffer memory at a read speed of N-fold.例文帳に追加

再生データが一時蓄積されるバッファメモリに対する読み出し制御として、Ｎ倍速による読み出し速度によってバッファメモリの全アドレスに対してアクセスする読み出しが行われるようにするための読み出しアドレスＲＡによって読み出しを行うようにされる。 - 特許庁

Consequently, each selection circuit particularizes at least one active inverter among a plurality of the inverters in response to the control signal and uses the buffer circuit for supplying the input signal to the active inverter as an input buffer of a semiconductor integrated circuit.例文帳に追加

そのうえで、その選択回路は、前記制御信号に応答して、前記複数のインバータから少なくとも一つの動作インバータを特定し、前記動作インバータに前記入力信号を供給するバッファ回路を半導体集積回路の入力バッファとして用いる。 - 特許庁

When documents having higher than normal optical data cause the buffer memories to fill up faster then than they empty, the control circuit transmits a command to slow down the delivery rate of the document feeding device upon a determination that a threshold capacity of any of the buffer memories has been exceeded.例文帳に追加

異常な量の光学データによりバッファーメモリーが空になる前に満たされる場合、制御回路は、バッファーメモリーのいずれかのしきい値容量を超えているかを判断した上で、文書送り装置の搬送速度を低下するようコマンドを送信する。 - 特許庁

A system control part 19 determines the pulse signal MIR in each prescribed dot region and writes "1" in a buffer memory 24, when the pulse signal MIR output from the comparator 27 is "H" level, or writes "0" in a buffer memory 24 when the pulse signal MIR is "L" level.例文帳に追加

システム制御部１９は、所定のドット領域毎にパルス信号ＭＩＲを判定し、コンパレータ２７から出力されるパルス信号ＭＩＲが“Ｈ”レベルである場合にはバッファメモリ２４に“１”を書き込む一方、“Ｌ”レベルである場合には“０”を書き込む。 - 特許庁

The input/output device 1 is provided with a general-purpose interface control circuit 11, a serial interface control circuit 12, a memory 13, an interrupt control circuit 14, a data picking mode detection circuit 15, a data picking mode set switch 16, a display element 17, an MPU 20, a data buffer 23, and a lower interface control circuit 24.例文帳に追加

また、入出力装置１は、汎用インターフェイス制御回路１１，シリアルインターフェイス制御回路１２，メモリ１３，割り込み制御回路１４，データ採取モード検出回路１５，データ採取モード設定スイッチ１６，表示素子１７，ＭＰＵ２０，データバッファ２３及び下位インターフェイス制御回路２４を具備している。 - 特許庁

The transfer control system is provided with a control block having at least a buffer function and a selector for selecting a 1st route for asynchronously transferring a request from a request source to a request destination through the control block or a 2nd route for synchronously transferring the request to the request destination without passing the control block.例文帳に追加

少なくともバッファ機能を有する制御ブロックと、リクエスト元からのリクエストに対し、制御ブロックを介してリクエスト先へ非同期転送を行うための第１のルート又は制御ブロックを介さずリクエスト先へ同期転送を行うための第２のルートを選択するセレクタとを備えるように構成する。 - 特許庁