「buffer control」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

When a cache control part 28 receives a writing access from a host device, it extends writing data in a data buffer area of a memory, informs the host device of normal completion and then writes the writing data extended in the data buffer area into a storage medium.例文帳に追加

キャッシュ制御部２８は、上位装置から書込アクセスを受けた際に、書込データをメモリのデータバッファ領域に展開して上位装置に正常終了を通知し、その後にデータバッファ領域に展開した書込データを記憶媒体に書込む。 - 特許庁

A main buffer amplifier 2 is provided at a post-stage directly after of an internal clock generator 1, buffer-amplifies an internal clock signal and outputs it, and the internal clock signal is transmitted to each control signal generating circuit 4a, 5a, 6a through a signal wiring 3.例文帳に追加

メインバッファアンプ２は内部クロック発生器１の直後の後段に設けられ、内部クロック信号を緩衝増幅して出力し、当該内部クロック信号は信号配線３により各制御信号発生回路４ａ，５ａ，６ａに伝送される。 - 特許庁

Local buffer amplifiers 11-1 to 11-3 with AND gate are provided in each control signal generating circuit 4a, 5a, 6a, logical product operation of a transmitted internal clock signal and each activation signal is performed, buffer-amplification is performed, and the signal is outputted.例文帳に追加

アンドゲート付きローカルバッファアンプ１１−１乃至１１−３は、各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、伝送された内部クロック信号と各活性信号との論理積演算を行いかつ緩衝増幅して出力する。 - 特許庁

The control messages stored in the receiving buffer memory 7 are transferred to the buffer areas 4e and 4f inside the RAM set up in the RAM4 in a transfer period T1 defined shorter than the reference period T0 by a message transfer scheduler.例文帳に追加

受信バッファメモリ７に格納された制御用メッセージは、メッセージ転送スケジューラにより、前記基準周期Ｔ０よりも短く設定された転送周期Ｔ１にてＲＡＭ４内に設けられたＲＡＭ内バッファ領域４ｅ，４ｆに転送される。 - 特許庁

Data are transferred in parallel from two independent paths by a buffer memory control unit 11 to a rewritable buffer memory 12 in which a fixed bit length is made one data unit and data units are arranged in continuous addresses, and data are written for each data unit.例文帳に追加

定ビット長を１データ単位として連続した番地に配置した書き込み可能なバッファメモリ１２に対して、バッファメモリ制御部１１により２つ独立した経路から並列してデータを転送して、上記データ単位毎にデータの書き込みを行う。 - 特許庁

The display unit comprises a display screen 122 for displaying image frames, a frame buffer 120 for buffering the image frames before they are transferred via a transfer bus 124 to the screen, and a display interface 112 for receiving image frames from the control system to the frame buffer.例文帳に追加

表示ユニットは画像フレームを表示する表示画面122と、画像フレームが転送バス124を介して画面に転送される前にバッファリングされるフレーム・バッファ120と、制御システムからフレーム・バッファに画像フレームを受信する表示インタフェース112とを備える。 - 特許庁

A section data filtering apparatus has: an input buffer 101; a command list table 107 which records identification information identifying section data; a section buffer 103 for storing object data extracted from the input buffer 101 based on the identification information; a comparator 105 for comparing the object data with pattern data stored in a pattern memory 104; a control circuit 102; and a command list control circuit 108.例文帳に追加

セクションデータフィルタリング装置は、入力バッファ１０１と、セクションデータを識別する識別情報を記録するコマンドリストテーブル１０７と、識別情報に基づき、入力バッファ１０１から抽出された対象データを格納するセクションバッファ１０３と、該対象データと、パターンメモリ１０４に格納されているパターンデータと、を比較する比較器１０５と、制御回路１０２と、コマンドリスト制御回路１０８を有する。 - 特許庁

Also, the SDRAM is provided with a SFF 32 latching an output signal DQM 1 of the input buffer 31 by an internal clock signal CLK 1 from the clock buffer 21, the input buffer 33 inputs a synchronous mask control signal DQMS from the SFF 32, a bank active recognizing signal BACT and a write-in state recognizing signal WENZ, and is activated/inactivated by the synchronous mask control signal DQMS.例文帳に追加

入力バッファ３１の出力信号ＤＱＭ１をクロックバッファ２１からの内部クロック信号ＣＬＫ１にてラッチするＳＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２からの同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力し、アクティブ状態において同期マスク制御信号ＤＱＭＳにによって活性化／非活性化する。 - 特許庁

The power steering control device capable of executing a plurality of control processes for the power steering control while performing the interruption has a plurality of buffers for keeping the data to be delivered between first and second control processes out of the plurality of control processes, and delivers the data between the first and second control processes by successively using each buffer without inhibiting interruption.例文帳に追加

パワーステアリング制御のための複数の制御処理を、割込を用いながら実行可能なパワーステアリング制御装置において、前記複数の制御処理のうちの第１、第２の制御処理間において受け渡すべきデータを保持するための複数のバッファを備え、割込を禁止せずに前記バッファの各々を順に用いて前記データを第１、第２の制御処理間において受け渡す。 - 特許庁

An amplitude and phase control part 150 adjusts first control voltage and second control voltage of at least either of the first buffer amplifier 120-1 and second buffer amplifier 120-2 and controls gain and passing phase of at least either of the first phase signal S11 (0 degree phase signal) and second phase signal S12 (90 degree phase signal).例文帳に追加

振幅・位相制御部１５０は、第１のバッファアンプ１２０−１、及び、第２のバッファアンプ１２０−２のうち、少なくとも一方のバッファアンプの第１制御電圧及び第２制御電圧を調整し、第１位相信号Ｓ１１（０度位相信号）及び第２位相信号Ｓ１２（９０度位相信号）のうち、少なくとも一方の位相信号の利得及び通過位相を制御する。 - 特許庁

The communication channel interface circuit is configured to perform control for reading transmission data to be applied to the corresponding communication channel from the communication channel buffer area, and for writing reception data to be applied from the communication channel in the corresponding communication channel buffer area on the basis of the definition information of the communication channel buffer area set in a register circuit via the internal bus.例文帳に追加

通信チャネルインタフェース回路は、内部バス経由でレジスタ回路に設定された通信チャネルバッファ領域の定義情報に基づいて、通信チャネルバッファ領域から対応する通信チャネルに与える送信データを読み出し且つ通信チャネルから与えられる受信データを対応する通信チャネルバッファ領域に書き込む制御を行う。 - 特許庁

The time division switches 1 and 3 of a sequential write/random read system using a switch buffer 1 are provided with a message memory, an address used for both switch buffer and message memory is stored in a read control memory, the address is read by a read controller 5 and the data of the switch buffer or the message memory are read and outputted to a time division frame.例文帳に追加

スイッチバッファ１を用いたシーケンシャルライト・ランダムリード方式の時分割スイッチ１、３に、メッセージメモリ８を設け、リードコントロールメモリに前記スイッチバッファとメッセージメモリに兼用のアドレスを記憶し、リードコントローラ６により前記アドレスを読み出し前記スイッチバッファ又はメッセージメモリの何れかのデータを読み出して時分割フレームに出力する。 - 特許庁

A changeover means and a plurality of storage medium control means are controlled such that data transfer is performed between a host interface and a plurality of transfer buffer memories while changing over the plurality of transfer buffer memories in a block unit smaller than the striping unit, and that data transfer is continuously performed in the striping unit between the plurality of transfer buffer memories and a plurality of storage means.例文帳に追加

ストライピング単位よりも小さいブロック単位で複数の転送バッファメモリを切り替えながらホストインタフェースと複数の転送バッファメモリとの間でデータ転送するとともに、ストライピング単位で連続して複数の転送バッファメモリと複数の記憶手段との間でデータ転送するように、切替手段と複数の記憶媒体制御手段とを制御する。 - 特許庁

The field control system is provided with: an input buffer in which data to be input from an arithmetic part to a plant are successively written; an input state switching means for switching between a state for permitting input of the data written in the input buffer to the plant and a state for inhibiting input of the data written in the input buffer to the plant.例文帳に追加

演算部からプラントに向けて入力するデータが逐次書き込まれる入力バッファと、前記入力バッファに書き込まれる前記データの前記プラントへの入力を許容する状態と、前記入力バッファに書き込まれる前記データの前記プラントへの入力を禁止する状態とを切り替える入力状態切替手段と、を備える。 - 特許庁

An MPEG2 encoder 101 changes a quantization step to control a generated amount of ES data (variable length coding data) so that number of slice headers in existence in a data buffer 102 is a prescribed value on the basis of a buffer occupied amount SHN detected and supplied by a header counter 105 in order to avoid occurrence of overflow or underflow in the data buffer 102.例文帳に追加

ＭＥＰＧ２エンコーダ１０１は、データバッファ１０２がオーバーフローまたはアンダーフローを起こすことが無いよう、ヘッダカウンタ１０５により検出供給されたバッファ占有量ＳＨＮに基づいて、データバッファ１０２内に存在するスライスヘッダの数が、所定の値となるよう、量子化ステップを変化させることで、ＥＳ（可変長符号化データ）の発生量を制御する。 - 特許庁

This dual mode address generator comprises inputs that receive a current address A, an address offset M, a buffer length L, and a control signal; and logic configured to compute a first memory address for a buffer with an implied lower boundary and a second memory address for a buffer with an implied higher boundary response to the A, M, and L.例文帳に追加

現在アドレスＡ、アドレスオフセットＭ、バッファ長Ｌおよび制御信号を受信する入力と、Ａ、Ｍ、およびＬに応じて、暗示下限境界を有するバッファの第１のメモリアドレスと暗示上限境界を有するバッファの第２のメモリアドレスとを計算するように構成された論理とを含むデュアルモードアドレス生成器が提供される。 - 特許庁

A switching means and a plurality of storage medium control means are controlled for transferring data between a host interface and a plurality of transfer buffer memories, and continuously transferring the data between the plurality of transfer buffer memories and a plurality of storage means in the striping unit, while switching the plurality of transfer buffer memories in a block unit smaller than the striping unit.例文帳に追加

ストライピング単位よりも小さいブロック単位で複数の転送バッファメモリを切り替えながらホストインタフェースと複数の転送バッファメモリとの間でデータ転送するとともに、ストライピング単位で連続して複数の転送バッファメモリと複数の記憶手段との間でデータ転送するように、切替手段と複数の記憶媒体制御手段とを制御する。 - 特許庁

To provide a cell delay discard buffer device and a method for correcting cell delay discard control for preventing a problem that a cell to be transmitted is discarded from occurring even when the interval input of cell flow or the like to a cell buffer is not guaranteed in the cell delay discard buffer device after exchange processing of input cell flow to one line from a plurality of lines.例文帳に追加

複数方路から１方路への入力セル流交換処理後のセル遅延廃棄バッファ装置において、セルバッファヘのセル流等間隔入力が保証されない場合であっても、透過すべきセルが廃棄される不具合が発生しないようにしたセル遅延廃棄バッファ装置およびセル遅延廃棄制御の補正方法を提供する - 特許庁

The wireless buffer device comprises: a packet buffer 11 in which packets for wireless transmission is stored; a transmission limit deciding part 14 which decides transmission limit in unit of wireless frame of packets based on QoS required by a user; a transmission packet information table 13 which stores transmission limit of each packet; and a control packet 12 which outputs a packet from the packet buffer 11, based on the transmission limit.例文帳に追加

無線送信するパケットを格納するパケットバッファ１１と、ユーザが要求するQoSに基づき、パケットの無線フレーム単位の送信期限を決定する送信期限決定部１４と、パケット毎の送信期限を記憶する送信パケット情報テーブル１３と、送信期限に基づき、パケットバッファ１１からパケットを出力する制御部１２とを備える。 - 特許庁

A buffer monitor section 36 monitors write/read timing of data to/from the frame buffer 3, instructs transmission of an abort to the frame transmission control section 31 on the occurrence of a frame transmission under-run, sequentially re-reads head data of the interrupted frame from the frame buffer 35 and retransmits the frames to the terminals.例文帳に追加

バッファ監視部３６は、フレームバッファ３５に対するデータの書き込みと読み出しのタイミングを監視しフレーム送信アンダーランが発生した場合、フレーム送信制御部３１にアボートの送出を指示した後、フレームバッファ３５から通断したフレームの先頭データから再度順次読み出し端末へフレームの再送を行うことを特徴とする。 - 特許庁

A prediction retransmission control unit 118 predicts that the data packets, which are transmitted in the detected burst loss period, out of data packets sent out from a transmission buffer 115 to a first radio channel 310 are the data packets lost at a receiving side when a burst loss is detected, and the above data packets are read out from a resending buffer 114 and sent out to the transmission buffer 115.例文帳に追加

予測再送制御部１１８は、バーストロス検知が検知されるとき、送信バッファ１１５から第１の無線チャネル３１０に送出されたデータパケットのうち、検知されたバーストロス期間に送信されたデータパケットを受信側で損失したデータパケットであると予測し、当該データパケットを再送用バッファ１１４から読み出して送信バッファ１１５に送る。 - 特許庁

The protection control measurement devices 1-4 are configured to avoid locking of a protection control measurement function according to the required performance of a power system 7 until the buffering period of the buffer processing sections 1c-4c is completed.例文帳に追加

保護制御計測装置１〜４は、バッファ処理部１ｃ〜４ｃのバッファ時間が終了するまでは、電力系統７の要求性能に沿った保護制御計測機能のロックを回避するように構成されている。 - 特許庁

The printing controlling device consists of a characteristic interference buffer means, and a memory control means and a video control means capable of making a DMA priority and a DMA burst length variable in each of the printing regions/return line periods of time.例文帳に追加

特徴的な干渉バッファ手段と、印字領域／帰線期間のそれぞれでＤＭＡ優先順位及びＤＭＡバースト長を可変にできる、メモリ制御手段及びビデオ制御手段により構成される。 - 特許庁

A recording control section 72 transmits and records the number of pieces of frame data DV equivalent to the count Frame_Cnt of the frame counter 42 stored in a buffer control section 50 from the start time of recording in order to the recording medium.例文帳に追加

記録制御部７２は、記録開始時からバッファ制御部５０に蓄積されたＤＶフレームデータのうち、フレームカウンタ４２のカウント値Ｆｒａｍｅ＿Ｃｎｔに相当する個数分だけ順に記録媒体に転送させ、記録させる。 - 特許庁

The game machine includes a transmission mode for making normal commands stand by as needed in a transmission queue buffer 213c' configured in the RAM 213 of the main control board 21 and sequentially transmitting the commands to the sub-control board 33 by prescribed period interruption.例文帳に追加

メイン制御基板２１のＲＡＭ２１３に構築した送信キューバッファ２１３ｃ’に通常コマンドを随時待機させ、所定周期の割込で順次サブ制御基板３３へ送信する送信モードを具備する。 - 特許庁

When the CRC data contain the errors by the influence of noise or the like, a data transfer control part 9 outputs a control signal to an I/O buffer switching part 8 to switch I/O buffers 12 and 13 to a Schmidt input.例文帳に追加

ノイズなどの影響によりＣＲＣデータに誤りがある場合、データ転送制御部９がＩ／Ｏバッファ切り替え部８に制御信号を出力し、Ｉ／Ｏバッファ１２，１３をシュミット入力に切り換える。 - 特許庁

Also by the central control part 2, the reproduced information supplied first from an HDD 11 is outputted, and next, the control is carried out so as to seamlessly output the reproduced information supplied from the buffer memory 8.例文帳に追加

そして、中央制御部２は、最初にＨＤＤ１１から供給された再生情報を出力させ、次にバッファメモリ８から供給された再生情報をシームレスに出力させる制御を行う。 - 特許庁

On the other hand, when the buffer supervisory sections 1371 to 137n inform of the fully occupied storage capacity, the filter control sections 1381 to 138n control the corresponding packet filter sections 1311 to 131n to be closed.例文帳に追加

一方、バッファ監視部１３７１〜１３７ｎにより記憶容量が満杯になった旨が通知された時点で、フィルタ制御部１３８１〜１３８ｎにより該当するパケットフィルタ部１３１１〜１３１ｎを閉状態に制御する。 - 特許庁

The writing control unit 4 generates a writing control signal 85 for redundantly writing the writing data 83 stored in the buffer 3 to the plurality of storage elements 6 each of which has a different address.例文帳に追加

書き込み制御部４は、互いに異なるアドレスが割り当てられた複数の記憶素子６に、バッファー３に保持された書き込みデータ８３を重複して書き込むための書き込み制御信号８５を生成する。 - 特許庁

Then the control circuit 33 generates the control signal S13 to allow the auxiliary circuit 34 to supplement the operation of the buffer circuit 31 while a level of the external output signal O12 differs from a level of the delay signal S12.例文帳に追加

そして、制御回路３３は、外部出力信号Ｏ１２と遅延信号Ｓ１２のレベルが相違する間、補助回路３４がバッファ回路３１の動作を補うように制御信号Ｓ１３を生成する。 - 特許庁

An identification circuit 305 of a reconfiguration device 301 forcibly produces a free area in a packet buffer 306 by aborting a reconfiguration control packet 330 when determining that the reconfiguration control packet 330 is not a final packet.例文帳に追加

リコンフィギュアデバイス３０１の識別回路３０５は、リコンフィギュア制御パケット３３０が最終パケットでないと判断した場合、当該パケット３３０を破棄することにより、パケットバッファ３０６内に強制的な空きを生成する。 - 特許庁

The data transfer part of the I/O control part transfers the data between the storage device and the general-purpose device by use of the local buffer without using a bus based on an operation request instruction from the control part.例文帳に追加

Ｉ／Ｏ制御部のデータ転送部は、コントロール部からの動作要求指示に基づき、バスを介すことなく、ローカルバッファを利用して、ストレージデバイスと汎用デバイスとの間でデータを転送することを特徴とする。 - 特許庁

A speed control unit 13 detects opposite communication speed information from the opposite Ethernet line inserted into the predetermined region of the multiplexed frames, and outputs a reading control signal to the buffer unit.例文帳に追加

速度制御部１３は多重フレームの予め定められた領域に挿入された対向イーサネット回線からの対向通信速度情報を検出し、バッファ部に対して読出し制御信号を出力する。 - 特許庁

Moreover, the control circuit has a display signal buffer storing the display signal supplied to the control circuit in synchronization with the scanning signal and a first switching element for turning off the light emitting element at a prescribed timing.例文帳に追加

制御回路は、走査信号に同期して制御回路に供給された表示信号を記憶する表示信号バッファと、発光素子を所定のタイミングで消光するための第１スイッチング素子とを有する。 - 特許庁

To actualize a variable delay buffer circuit which gives a delay corresponding to a control signal by improving the precision of delay time setting with low power consumption and generates no glitch noise when the control signal is switched.例文帳に追加

低消費電力で遅延時間設定の精度を向上させ、制御信号に応じた遅延を実現すると共に、制御信号の切り替え時に、グリッチノイズが発生しない可変遅延バッファ回路を実現する。 - 特許庁

To evenly discard packets for each flow in a flow controller and a node device in which rate control is performed of the given packets through incoming lines and buffer control is performed in a node.例文帳に追加

本発明は、ノードにおいて、入り線を介して与えられたパケットのレート制御とバッファのバッファ管理とを行うフロー制御装置およびノード装置に関し、これらのパケットがフロー毎に公平に廃棄されることを目的とする。 - 特許庁

When transmission request information sent from a remote managing device is received through a communication control part 32, the processing control part 29 reads the frame image of an object recorded in the data recording part 28 to a read buffer 30.例文帳に追加

処理制御部２９は、通信制御部３２を介して遠隔管理装置から送られた送信依頼情報を受信するとデータ記録部２８に記録された対象のフレーム画像を読み出しバッファ３０に読み出す。 - 特許庁

Then, plotting processing is executed by reading out the data for plotting stored in the multi-path buffer 7 in order according to the control of the control part 6 by a multi-path controller 8 and outputting the data to a rendering engine 10.例文帳に追加

そして、描画処理は、マルチパスコントローラ８が、制御部６の制御に従って、マルチパスバッファ７内に格納された描画用データを順に読み出してレンダリングエンジン１０に出力することにより、実行される。 - 特許庁

A control host 21, during switching of an active system with a standby system, transmits switching control data to a processing host 1 of the current active system, thereby allowing the data to be added to the tail of data stored in a reception data buffer unit 4.例文帳に追加

制御ホスト２１は、現用系と予備系とを切り替える切替時に、現在現用系の処理ホスト１へ切替制御用データを送信して、受信データバッファ部４に格納されていたデータの最後尾に付加させる。 - 特許庁

Data held in a buffer 111 are encoded again by a CD-ROM encoder 112 and a CD encoder 113 and under the control of a recording restart control part 203, recording is restarted from the position where the recording quality is lowered.例文帳に追加

ＣＤ−ＲＯＭエンコーダ１１２、ＣＤエンコーダ１１３は、バッファ１１１に保持されたデータを再エンコードし、記録再開制御部２０３の制御により上記記録品質低下位置から記録が再開される。 - 特許庁

In the operation confirming processing, a CPU for lamp control confirms the presence/ absence of a received command in a fixed command buffer area and confirms whether the received lamp control command is a test command or not.例文帳に追加

動作確認処理において、ランプ制御用ＣＰＵは、確定コマンドバッファ領域中に受信コマンドがあるか否かの確認を行い、受信したランプ制御コマンドがテストコマンドであるか否かの確認を行う。 - 特許庁

A buffer 23 which is connected in the line from a main control CPU 1 that undergoes the energy saving control to a power-on CPU 15 consists of CMOSIC, etc., that has the reduced current leaked from an input terminal and also has the hysteresis characteristic.例文帳に追加

省エネ制御されるメイン制御用ＣＰＵ１から電源オンＣＰＵ１５へのバッファ２３を、入力端子からのリーク電流の少ない、かつヒステリシス特性を持たせたＣＭＯＳＩＣなで構成する。 - 特許庁

A communication control part 201 extracts print data upon receipt of packet data from a host computer through a LAN 31, writes the data to a receiving buffer 203, and reports the receipt of print data to a print control part 202.例文帳に追加

ホストコンピュータからＬＡＮ３１を介してパケットデータを受信すると、通信制御部２０１は、印刷データを抽出し、受信バッファ２０３に書き込み、印刷制御部２０２に印刷データを受信した旨を通知する。 - 特許庁

The synchronizing output enable-signal OEB-SYNC is supplied to a ready control circuit 2 and an output buffer circuit 3, and output control of data output and a ready signal RDY is performed synchronizing with the clock signal CLK.例文帳に追加

同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣはレディ制御回路２、出力バッファ回路３に供給され、データ出力とレディ信号ＲＤＹとの出力制御がクロック信号ＣＬＫに同期して行われる。 - 特許庁

The hardware control processing part 114 transmits the packet of transmission request onto a network by handling N control registers mapped in an I/O space on a main memory of an existing NIC 103 and a descriptor data buffer 115.例文帳に追加

ハードウェア制御処理部１１４は、既存のＮＩＣ１０３の主記憶上のＩ／Ｏ空間にマップされたＮ個の制御レジスタ、及びディスクリプタデータバッファ１１５を操作して、該送信要求のパケットをネットワーク上に送信する。 - 特許庁