「buffer stage」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The precedent stage line of the image data is stored in buffer memories 721 and 722.例文帳に追加

尚、画像データの前段ラインはバッファメモリ７２１、７２２に格納される。 - 特許庁

The amplifier may further include a second filter stage 360 and a second buffer stage 370.例文帳に追加

増幅器は、第２のフィルタ・ステージ３６０及び第２のバッファ・ステージ３７０をさらに含んでいてもよい。 - 特許庁

A data shift control circuit 1 performs control so as to shift data in a data buffer to a next stage, and it shifts all the contents of a data buffer of higher order than that of a data buffer in an ineffective state to that of a data buffer which is one stage lower when information of the effective bit in the data buffer becomes ineffective.例文帳に追加

データシフト制御回路１はデータバッファ内のデータを次段にシフトするよう制御し、データバッファ内の有効ビットの情報が無効になると、無効状態のデータバッファよりも上位のデータバッファの内容を全て１段下位のデータバッファにシフトさせる。 - 特許庁

It is unnecessary to arrange a line buffer at the pre-stage of the circuit 42 for horizontal magnification.例文帳に追加

横変倍回路４２の前段側にラインバッファを設ける必要がなくなる。 - 特許庁

An amplifier 320b with an integrated filter, e.g. an LNA, may include a gain stage 330, a filter stage 340, and a buffer stage 350.例文帳に追加

集積フィルタを備えた増幅器３２０ｂ（例えば,ＬＮＡ）は利得ステージ３３０、フィルタ・ステージ３４０およびバッファ・ステージ３５０を含んでいてもよい。 - 特許庁

Further, the staircase-shaped member supports the upper-stage housing and lower-stage housing across a shock-resisting buffer member.例文帳に追加

また，前記階段状部材が，防振緩衝部材を介して上段筐体及び下段筐体を支持する構成とする。 - 特許庁

A gain stage 800 and a dummy gain stage 820 are provided, and output signals of the gain stage 800 and the dummy gain stage 820 are supplied to an operating voltage buffer 840 and outputted to a control circuit.例文帳に追加

ゲイン段８００、ダミーゲイン段８２０を備え、ゲイン段８００及びダミーゲイン段８２０の出力信号は、作動電圧バッファ８４０に供給され、制御回路に出力する。 - 特許庁

The output of the input buffer 3-1 is inputted to an F/F 9 on the next stage.例文帳に追加

入力バッファ３−１の出力は次段のＦ／Ｆ９に入力される。 - 特許庁

The picture data inputted from the device in the preceding stage are stored in a buffer memory (step Sa2).例文帳に追加

前段の装置から入力された画像データは、バッファメモリに蓄積される（ステップＳａ２）。 - 特許庁

A bus width of the buffer 816 is selected to be a multiple of an interleave stage number of the user data.例文帳に追加

バッファ８１６のバス幅は、ユーザデータのインターリーブ段数の倍数に設定されている。 - 特許庁

The present invention includes an output-stage buffer 1, pre-buffers 2 and 3 which drive the output-stage buffer 1, and control circuits 4 and 5 which control input signals to the pre-buffers 2 and 3 based upon signals that the pre-buffers 2 and 3 output to the output-stage buffer 1.例文帳に追加

この発明は、出力段バッファ１と、出力段バッファ１を駆動するプリバッファ２、３と、プリバッファ２、３が出力段バッファ１へ出力する信号に基づいて、プリバッファへ２、３の入力信号を制御する制御回路４、５と、を備えている。 - 特許庁

This logic circuit has: a final-stage buffer cell 100 amplifying an inputted clock; and the flip-flops F/F1a-h adjacent to the buffer cell, and inputted with the clock from the buffer cell.例文帳に追加

入力されたクロックを増幅する最終段バッファセル１００と、バッファセルに隣接し、バッファセルからクロックが入力されるフリップフロップＦ／Ｆ１ａ〜ｈとを備える。 - 特許庁

A buffer circuit 4 consists of a pre-stage FET 7 and post-stage transistors(TRs) 8 in Darlington connection subjected to source follower and emitter follower respectively.例文帳に追加

バッファ回路４は、前段のＦＥＴ７と、後段のトランジスタ８をダーリントン接続しそれぞれソースフォロワ、エミッタフォロワしてなる。 - 特許庁

An input analog signal in a 1st stage of the delta sigma type analog/digital converter is outputted to a post-stage arithmetic unit 107 via a coefficient buffer, an arithmetic unit, a delay unit and a coefficient buffer.例文帳に追加

デルタシグマ型ＡＤ変換器の１段目では、入力アナログ信号が係数バッファ、演算器、遅延器、、係数バッファを経由して後段の演算器１０７に出力される。 - 特許庁

An adder 2 performs a butterfly operation of the next stage using the operation results held in the buffer and holds its operation result in the buffer 1.例文帳に追加

アダー２は、バッファ１に保持されている演算結果を用いて次段のバタフライ演算を行い、その演算結果をバッファ１に保持する。 - 特許庁

Thus, the operand access stage requires the reading of not the register file but the operand buffer, and the operand buffer is read in one cycle.例文帳に追加

従って、オペランド・アクセス・ステージは、レジスタ・ファイルではなくオペランド・バッファの読み出しを必要とし、オペランド・バッファは１サイクルで読み出され得る。 - 特許庁

A video stream buffer 22 and an audio stream buffer 24 with a capacity higher than that of a stream buffer 26 are placed to a post-stage of a video encoder 21 and an audio encoder 23 and to a pre-stage of a system encoder 25 for configuring the AV encoder.例文帳に追加

ビデオエンコーダ21およびオーディオエンコーダ23の後ろで且つシステムエンコーダ25の手前にシステムエンコーダ25の後段のストリームバッファ26に比べ容量の大きなビデオストリームバッファ22およびオーディオストリームバッファ24を載置してＡＶエンコーダ装置を構成する。 - 特許庁

This stage piling puzzle parking device is provided with a lift device 12, a stage piling buffer shelf 14 and a plurality of vertically and horizontally feeding shelves 16 adjacently and planarly arranged.例文帳に追加

リフト装置１２、段積みバッファ棚１４、及び隣接して平面的に配置された複数の縦横送り棚１６を備える。 - 特許庁

A selection cell abort function 20 (SSA) is provided to a pre-stage of a buffer for warranting the frequency band.例文帳に追加

帯域保証用のバッファの前段には、選択セル廃棄機能２０（ＳＳＡ）が設けらる。 - 特許庁

The buffer section receives supply of a starting signal or an output signal Gn+1 of a preceding stage.例文帳に追加

バッファ部は、開始信号又は前段ステージの出力信号Ｇｎ＋１の供給を受ける。 - 特許庁

A divided frequency circuit W is located at the following stage of an output buffer circuit part Z in the IC chip 8.例文帳に追加

そして、ＩＣチップ８内にバッファ回路部Ｚの後段に分周回路部Ｗを配置した。 - 特許庁

The transmission circuit prestage section 8 and the transmission circuit subsequent stage section 4 are connected through a transmission buffer 7, a digital signal transmission path 6 and a reception buffer 5.例文帳に追加

送信回路前段部8と送信回路後段部4の間を送信バッファ7、デジタル信号伝送路6および受信バッファ５で接続する。 - 特許庁

A threshold for determining start timing of data transfer from the FIFO buffer to a post stage is made variable to increase a threshold when buffer under-run occurs.例文帳に追加

ＦＩＦＯバッファから後段へのデータ転送の開始タイミングを決める閾値を可変にして、バッファアンダーランが発生すると閾値を大きくする。 - 特許庁

Before a light emitting region is formed, the pre-stage buffer layer 2' is subjected to heat treatment for recrystallization, for forming a buffer layer 2.例文帳に追加

そして、発光領域を形成する前に、該前段バッファ層２’に対して再結晶化のための熱処理を施すことによりバッファ層２とする。 - 特許庁

In the buffer 10, current driving capability of the invertor 11 in a pre-stage is set to be larger than that of the inverter 12 in a post-stage.例文帳に追加

バッファ１０では、前段のインバータ１１の電流駆動能力が、後段のインバータ１２の電流駆動能力よりも大きく設定される。 - 特許庁

A buffer usage capacitance threshold is provided for a frame input buffer of each capturing apparatus and when usage exceeds the threshold, the frame distributing device on the pre-stage is notified thereof as a caution.例文帳に追加

各キャプチャ装置のフレーム入力バッファに、バッファ使用量閾値を設け、閾値を超えた場合に、警報として前段のフレーム振分け装置に通知する。 - 特許庁

To select the most suitable output buffer without requiring transmission line simulation in a circuit diagram design stage, for a component allowing the output buffer thereof to be selected, such as an FPGA.例文帳に追加

ＦＰＧＡのように出力バッファを選択可能な部品にて、回路図設計段階で伝送線路シミュレーションをすることなく最適なバッファを選定する。 - 特許庁

When the overflow is released and a free capacity is provided to the overflowed buffer and the buffer of the next stage is idle thereafter, the flag denoting the occurrence of the overflow is reset.例文帳に追加

その後、オーバーフローが解消してオーバーフローしたバッファに空き容量ができ、次段のバッファが空になった場合、オーバーフロー発生を示すフラグをリセットする。 - 特許庁

To achieve reductions in buffer amount design values of a common electrical buffer 223 and a queue delay generated by the common electrical buffer 223 by providing an amplification function not through the common electrical buffer at a pre-stage of the common electrical buffer 223.例文帳に追加

本発明は、共通電気バッファ２２３を経由しない増幅機能を共通電気バッファ２２３の前段に設けることにより、共通電気バッファ２２３のバッファ量設計値の削減と、共通電気バッファ２２３にて生じる待ち行列遅延を削減することを目的とする。 - 特許庁

A divided frequency circuit W is located at the previous stage of an output buffer circuit Z in the IC chip 8.例文帳に追加

そして、ＩＣチップ８内に出力バッファ回路部Ｚの前段に分周回路部Ｗを配置した。 - 特許庁

Further, a power source provided for a final-stage buffer circuit disposed at the final stage of an output side to the scanning lines among buffer circuits is a power source independent of a power source for the scanning line driving circuit for driving the scanning line driving circuit except the power source for the final-stage buffer circuit.例文帳に追加

更に、バッファ回路のうち走査線への出力側の最終段に位置する最終段バッファ回路に供給される最終段バッファ回路用電源は、該最終段バッファ回路用電源を除く走査線駆動回路を駆動するための走査線駆動回路用電源から独立した電源である。 - 特許庁

Dummy buffer circuits 103 and dummy flip-flop circuits 105 are installed so that load resistance and load capacitance are equal in each stage up to the final stage of flip-flop circuits 104.例文帳に追加

最終段の各フリップフロップ１０４までの負荷抵抗および負荷容量が等しくなるように、ダミーバッファ１０３およびダミーフリップフロップ１０５を組み込む。 - 特許庁

A ring buffer 2 which buffers input data by temporarily storing the data is arranged between an input device previous-stage part and an output device trailing-stage part 3.例文帳に追加

入力装置前段部１と出力装置後段部３との間に入力データを一時記憶しバッファリングを行うリングバッファ２を配置する。 - 特許庁

The data output circuit of a DDR (double data rate) synchronous semiconductor device is provided with a first pipeline stage, a second pipeline stage, a multiplexing means, and an output data buffer.例文帳に追加

第１パイプライン段、第２パイプライン段、マルチプレクシング手段及び出力データバッファを備えるＤＤＲ同期式半導体装置のデータ出力回路。 - 特許庁

The level shift circuit comprises a pre-stage and a post-stage, the first power supply voltage is supplied as a power supply voltage of the pre-stage and the second power supply voltage is supplied as a power supply voltage of the post-stage and the tri-state buffer circuit.例文帳に追加

レベルシフト回路は前段及び後段部分から構成され、第１電源電圧は前段部分の電源電圧として、第２電源電圧は後段部分及びトライステートバッファ回路の電源電圧として供給される。 - 特許庁

Thereby a plurality of the unoccupied pallet are stage-piled on the stage piling buffer shelf 14, and housed on the stage piling buffer shelf or the vertically and horizontally feeding shelf 16 adjacent thereto to increase the vertically and horizontally feeding shelf 16 unoccuping the pallet so as to house the real vehicle pallet 1b thereon.例文帳に追加

これにより、複数の空パレットを段積みバッファ棚で段積みして、段積みバッファ棚上又はこれに隣接する縦横送り棚上に収容し、パレットを載せない縦横送り棚を随時増やしてその上に実車パレット１ｂを収容する。 - 特許庁

The output of the power source disconnection signal transmitting buffer 102 of the inter-frame I/F 62 is turned into 'H' according to pull-up PU in an inter-frame I/F in the next stage, and the power source disconnection signal receiving buffer of the inter-frame I/F in the next stage is informed of this.例文帳に追加

次段の架間Ｉ／Ｆ内のプルアップＰＵにより、架間Ｉ／Ｆ６２の電源断信号送信バッファ１０２の出力は”Ｈ”となり、次段の架間Ｉ／Ｆの電源断信号受信バッファに通知される。 - 特許庁

The final-stage selector inputs a bit output one stage before, the final-stage corresponding bit signal of parallel data from a serial output buffer resistor 4, and the first-stage bit output of a serial input shift resistor 2, and selects the output of the first-stage bit output of the serial input shift resistor 2 in conformation to a test signal.例文帳に追加

終段セレクタは、１段前のビット出力と、シリアル出力バッファレジスタ４からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ２の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択する。 - 特許庁

The delay stage DLS41 has clocked inverter circuits CIV1-CIVn, an inverter circuit IV41 and a buffer BF41.例文帳に追加

遅延段ＤＬＳは、クロックドインバータ回路ＣＩＶ１−ＣＩＶｎ、インバータ回路ＩＶ４１、バッファＢＦ４１を含む。 - 特許庁

For example, on the occurrence of an incoming call, a CPU monitors the overflow of each buffer, sets a flag denoting occurrence of the overflow to each buffer wherein the overflow takes place, and stacks an instruction code of the arrival of the call to a buffer of the next stage.例文帳に追加

例えば、着信が発生した際、ＣＰＵが各バッファのオーバーフローを監視し、オーバーフローが発生したバッファ毎にオーバーフロー発生を示すフラグをセットし、次段のバッファに着信の命令コードを積み重ねる。 - 特許庁

A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.例文帳に追加

プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁

Further, the buffer amplifier 6 has two-stage constitution and resistances and switches are connected in series between the output terminal of the buffer amplifier 6 and respective loads.例文帳に追加

また、バッファアンプ６は２段構成のアンプからなり、バッファアンプ６の出力端子と各負荷との間にはそれぞれ抵抗およびスイッチが直列接続されている。 - 特許庁

The address buffer used for the semiconductor device having the N pieces of additive latencies has (N/2) stages and has the same functions as an N stage address buffer.例文帳に追加

本発明によるＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファは、（Ｎ／２）のステージだけを有してＮステージアドレスバッファと同じ機能となる。 - 特許庁

An output interface circuit 420_1 contained in a timing controller IC 400 includes an output buffer 422 and an attenuation unit 424 provided in a subsequent stage of the output buffer 422.例文帳に追加

タイミングコントローラＩＣ４００が含む出力インターフェース回路４２０＿１は、出力バッファ４２２と、出力バッファ４２２の後段に設けられた減衰部４２４とを有している。 - 特許庁

The output buffer circuit includes alternately in parallel the pre-buffer circuit 150 and a replica buffer circuit 160 simulating it, and temporarily increases the input bias current of output stage transistors QN12, QP22 of the output buffer circuit 110 on the basis of the output current of the replica buffer circuit 160 in the transient period of a new input and output signal when the signal SGO is changed.例文帳に追加

プリバッファ回路150とこれを模擬したレプリカバッファ回路160とを互いに並列に備え、信号SGOが変化する際の入出力新信号の過渡期間において、レプリカバッファ回路160の出力電流に基づいて出力バッファ回路110の出力段トランジスタQN12、QP22の入力バイアス電流を一時的に増強する。 - 特許庁