「buffer stage」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

An occupied amount detection part 31 detects an occupied amount of a buffer 30 provided on a preceding stage of the audio encoder.例文帳に追加

占有量検出部３１は、オーディオ符号化器３２の前段に設けられたバッファ３０の占有量を検出する。 - 特許庁

A buffer stage inputs an added current from the current bus and outputs analog signals proportional to the added current.例文帳に追加

バッファ段が合算された電流を電流バスから入力し、合算電流に比例するアナログ信号を出力する。 - 特許庁

The using film material F travels on a main feeding line 20 feeding the material to a machine body part via a buffer stage 25.例文帳に追加

使用中のフィルム材Ｆはバッファステージ２５を介して機械本体部に送給する本送給ライン２０を走行する。 - 特許庁

In the method for manufacturing the optical disk constituted by sticking two sheets of disk halves, a cooling stage 20 is disposed after an injection molding stage 10 of the disk halves and a sputtering stage 30, a buffer stage 40 and a sticking stage 50 are successively disposed in this order.例文帳に追加

２枚のディスクハーフを貼り合わせることにより構成される光ディスクの製造方法において、ディスクハーフの射出成形工程１０の後に冷却工程２０を配置し、冷却工程２０の後にスパッタリング工程３０、スパッタリング工程３０の後にバッファ工程４０、その後貼合わせ工程５０を配置する。 - 特許庁

To provide an AV encoder, where a capacity of a buffer at a post stage of a system encoder is reduced so as to reduce the capacity of a stream buffer and practical pretrigger recording is conducted.例文帳に追加

システムエンコーダ後段のバッファを小さくしてストリームバッファの容量を低減するとともに実用的なプリトリガ記録が行なえるようにしたＡＶエンコーダ装置を提供する。 - 特許庁

As the clock of a flip flop 110 at the final stage of the output of an LSI 2, not a clock 205 after passing through the clock buffer 108 but a clock 204 to be inputted to the buffer 108 is used.例文帳に追加

LSI2の出力の最終段のフリップフロップ１１０のクロックは、クロックバッファ１０８を通過したあとのクロック２０５ではなく、クロックバッファ１０８に入力されるクロック２０４を使用する。 - 特許庁

An index translator 166 analyzes an input index buffer and executes determination as to whether or not input data in the input index buffer is already processed at the shader stage.例文帳に追加

インデックストランスレータ１６６が入力インデックスバッファの解析を行い，同インデックスバッファ上の入力データが既にシェーダステージにおいて処理が実行された否かの判定を実施する。 - 特許庁

The post-stage device first supplies the paper which is transported from the pre-stage device to the buffer device and loaded on the highest part of the tray of the buffer device, using the sent information relating to the tray of the buffer device, and first prints the first page of an image data composed of two or more pages which is input in the paper.例文帳に追加

後段装置は送信されたバッファ装置のトレイに関する情報を用い、前段装置からバッファ装置に搬送され、バッファ装置のトレイの一番上に積載された用紙から給紙し、この用紙に入力した複数ページから構成される画像データをその最初のページから印刷を行うことを特徴とする。 - 特許庁

Environment texture is generated based on a frame image in a halfway stage which is obtained by drawing a background object in a frame buffer and an object to which the generated environment texture is mapped is drawn in the frame buffer where the frame image in the halfway stage is already drawn to generate a frame image in the final stage.例文帳に追加

背景オブジェクトをフレームバッファに描画することで得られる途中段階のフレーム画像に基づき環境テクスチャを生成し、生成された環境テクスチャがマッピングされるオブジェクトを、途中段階のフレーム画像が描画されているフレームバッファに描画することで、最終段階のフレーム画像を生成する。 - 特許庁

In a clock distribution circuit 1 mounted on a semiconductor integrated circuit, a clock signal distribution path to the second buffer stage 20A of a second circuit block 20 having a smaller number of buffer stages is configured by utilizing a part of clock signal distribution path passing the first buffer stage 10A from the first selector 11 of a first circuit block 10 having a larger number of buffer stages.例文帳に追加

半導体集積回路に搭載されたクロック分配回路１において、バッファ段数が多い第１の回路ブロック１０の第１のセレクタ１１から第１のバッファ段１０Ａを通過する一部のクロック信号の分配経路を利用し、バッファ段数の少ない第２の回路ブロック２０の第２のバッファ段２０Ａへのクロック信号の分配経路を構築する。 - 特許庁

To suppress the variance of pulse transient occurring in a buffer final stage part connected to a scan pulse line of an image display device.例文帳に追加

画像表示装置の走査パルス線に接続されるバッファ最終段部において生じるパルストランジェントのばらつきを抑える。 - 特許庁

The output buffer circuit of this invention is provided with a driver at an output stage and a pre-driver having first and second pre-drivers.例文帳に追加

本発明の出力バッファ回路は、出力段のドライバと、第１および第２のプリドライバを有するプリドライバとを備えている。 - 特許庁

The output buffer circuit includes selector circuits 1-3 in the pre-stage of the buffer, and is capable of selecting, by the selector logic, signals input into the buffer and inverts the data signal in the inverter, and adjusts the amount of pre-emphasis and the number of pre-emphasis taps by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

A half bus circuit 224 of this output buffer blocks an output voltage passing through a final output stage, resulting in destruction of an output buffer 200, when an output voltage applied to an output node exceeds a supply vltage.例文帳に追加

ハーフパス回路２２４は、出力ノードに印加される出力電圧が供給電圧を越えると出力電圧が最終出力段を通って出力バッファ２００を破壊させるのをブロックする。 - 特許庁

To provide a buffer circuit capable of suitably preventing a through current even while providing a CMOS inverter circuit on the output stage.例文帳に追加

出力段にＣＭＯＳインバータ回路を備えながらもその貫通電流を好適に防止することの可能なバッファ回路を提供する。 - 特許庁

The signal current flowing to a 2nd TR 46 controls other output TR 56 in a push-pull output stage of an RF buffer 10.例文帳に追加

第２トランジスタ（４６）を流れる信号電流は、ＲＦバッファ（１０）のプッシュプル出力段内の他の出力トランジスタ（５６）を制御する。 - 特許庁

To provide an input buffer circuit the performance of which is not deteriorated and the connection system of which to a pre-stage circuit is not restricted.例文帳に追加

回路の性能が低下することがなく、前段の回路との接続方式が制限されることもない、入力バッファ回路を得る。 - 特許庁

On the upper stage pit part 13a of them, a buffer mechanism 31 for relaxing impact when a car 22 is abnormally dropped off is arranged.例文帳に追加

このうち上段ピット部１３ａには、乗りかご２２が異常落下したときの衝撃を緩和するバッファ機構３１が配置されている。 - 特許庁

Then FF is re-arranged in a coordinate(x, y) which satisfies 1=|x|+|y| (5) and a part from the CTS final stage buffer to FF is wired to be shortest(6).例文帳に追加

次に、ｌ＝｜ｘ｜＋｜ｙ｜を満たす座標（ｘ、ｙ）にＦＦを再配置し、ＣＴＳ最終段バッファからＦＦまで、を最短で配線する。 - 特許庁

A buffer circuit 21 is provided at the subsequent stage of a filter circuit 4 for eliminating noise from a game ball detection signal outputted from a ball detecting switch 1.例文帳に追加

球検出スイッチ１からの遊技球検出信号のノイズ除去を行うフィルタ回路４の後段にバッファ回路２１を備える。 - 特許庁

A transistor(TR) 6 to cancel a drive capability of an output stage is provided for an output of each buffer 3a that produces a delay.例文帳に追加

遅延を作る各バッファ３ａの出力に、その出力段のドライブ能力を打ち消すためのトランジスタ６を設けたものである。 - 特許庁

To reduce clock skew by suppressing wiring variation between a final-stage clock buffer and a clock distributing circuit supplying a clock.例文帳に追加

最終段クロックバッファとクロックを供給するクロック分配回路間の配線ばらつきを抑止することにより、クロックスキューを低減する。 - 特許庁

The relay transmitter 10 transmits the normally received data frame to a next stage while storing the frame into a frame buffer 105 for re-transmission.例文帳に追加

中継伝送装置１０は正常に受信されたデータフレームを再送用フレームバッファ１０５に格納しつつ次段へ転送する。 - 特許庁

Also, it further comprises a wafer buffer stage disposed between the wafer loading cassette and the wafer flip/aligner for temporarily holding the wafer.例文帳に追加

また、ウェーハ積載カセットとウェーハ反転／整列部との間に設けられ、ウェーハを一時的に待機させるウェーハ待機ステージをさらに含む。 - 特許庁

Each clamp circuit contains a selectable delay stage coupled with the output of the buffer 10, a current regulator which is controlled by the delay stage, and a clamp device coupled with the control node of the connected output transistor.例文帳に追加

それぞれのクランプ回路は、バッファの出力に結合された選択可能な遅延段と、遅延段に制御される電流調整器と、出力トランジスタの制御ノードに結合されたクランプ・デバイスとを含む。 - 特許庁

The delta-sigma AD converter for quantizing and converting an input analog signal to an output digital signal has a first stage for outputting the input analog signal via a coefficient buffer 101, an arithmetic unit 102, delay units 103, 105 and a coefficient buffer 106 to an arithmetic unit 107 in the latter stage.例文帳に追加

入力アナログ信号を量子化して出力ディジタル信号に変換するデルタシグマ型ＡＤ変換器の１段目では、入力アナログ信号が係数バッファ１０１、演算器１０２、遅延器１０３、１０５、係数バッファ１０６を経由して後段の演算器１０７に出力される。 - 特許庁

To simplify circuit constitution securing many ports by simple constitution without providing any complicated arbitrating means and managing with one stage of a write buffer.例文帳に追加

簡単な構成で複雑な調停手段をもたずに、多くのポート数を確保し、かつライトバッファを１段で済ませ回路構成を簡単にする。 - 特許庁

Output data selection circuits MPXO0 to MPX3 corresponding to lanes select buffer outputs of the last stage of shift registers according to shift information.例文帳に追加

レーン対応の出力データ選択回路ＭＰＸＯ0〜ＭＰＸ3はシフト情報に基づいてシフトレジスタの最終段のバッファ出力を選択する。 - 特許庁

A rear stage unit reads JPEG data of one byte from a register indicated by a pointer register 32 in the buffer circuit 21 through a selector 37.例文帳に追加

後段ユニットは、バッファ回路２１中のポインタレジスタ４３が指示するレジスタからセレクタ３７を通じて１バイト分のＪＰＥＧデータを読込む。 - 特許庁

A shuttle frame detecting unit (22) is provided at the front stage of a sending-out control unit (24) which cancels a receive frame when a receive buffer (25) is in a saturated state, and the shuttle frame is stored in a shuttle buffer (23).例文帳に追加

受信バッファ（２５）が飽和状態であるときに受信フレームを破棄する送出制御部（２４）の前段に、折り返しフレーム検出部（２２）が設けられ、折り返しフレームは、折り返しバッファ（２３）に記憶される。 - 特許庁

In the mobile phone, a buffer 14 is provided in the front stage of a transistor 12 of a boosting circuit 8, the parasitic capacity value of the input node of the buffer 14 is set to be smaller than the parasitic capacity value of the gate of the transistor 12, and the transistor 12 and the buffer 14 are mounted on one semiconductor chip 21.例文帳に追加

この携帯電話機では、昇圧回路８のトランジスタ１２の前段にバッファ１４を設け、バッファ１４の入力ノードの寄生容量値をトランジスタ１２のゲートの寄生容量値よりも小さく設定し、トランジスタ１２およびバッファ１４を１つの半導体チップ２１に搭載する。 - 特許庁

An optical transmission system includes determination devices 102_1-102_N with an amplification function not through a common electrical buffer 103, which are provided at a pre-stage of the common electrical buffer 103, and distributes signals to two paths through the electrical buffer and through the determination devices 102_1-102_N according to the utilization situation of the common electrical buffer 103.例文帳に追加

本願発明の光伝送装置は、共通電気バッファ１０３を経由しない増幅機能を有する判定器１０２_１〜１０２_Ｎを共通電気バッファ１０３の前段に設け、共通電気バッファ１０３の利用状況等に応じて、共通電気バッファ１０３経由と判定器１０２_１〜１０２_Ｎ経由の２通りに信号を分散させたことである。 - 特許庁

A synchronous add buffer group 12 is provided at a later stage of a oscillation detection unit 11 to synchronously add a reception signal of OFDM with a repetition cycle of a null symbol.例文帳に追加

振幅検出部１１の後段に同期加算バッファ群１２を設け、ヌルシンボルの繰り返し周期でＯＦＤＭの受信信号を同期加算する。 - 特許庁

The failure processing by the power source disconnection is executed in the inter-frame I/F in the next stage, and the output of the power source disconnection signal transmitting buffer is held to be 'H'.例文帳に追加

次段の架間Ｉ／Ｆでは、電源断による障害処理が行われると共に、電源断信号送信バッファの出力は”Ｈ”が保持される。 - 特許庁

Each shift register stage includes a pull-up unit, an energy storage unit, a buffer unit, a discharging unit, a first pull-down unit, a second pull-down unit and a control unit.例文帳に追加

各々のシフトレジスタ段階は、プルアップユニット、エネルギー蓄積ユニット、バッファユニット、放電ユニット、第１プルダウンユニット、第２プルダウンユニット及び制御ユニットを有する。 - 特許庁

The positioning device 100 includes a stage 2, a reference pin 3, a movable part pad 4, an arm 5, a slider 6, a drive part 7, and a buffer part 8 for the movable part.例文帳に追加

位置決め装置１００は、ステージ２、基準ピン３、可動部パッド４、アーム５、スライダ６、駆動部７および可動部緩衝部８で構成される。 - 特許庁

The reception buffer 5, the transmission circuit subsequent stage section 4, a power amplifier 3, an output adjustment control 2 and an LF transmission antenna 1 are constituted as a power amplifier built-in transmission antenna unit 100.例文帳に追加

受信バッファ5、送信回路後段部4、パワーアンプ3、出力調整ボリューム2およびLF送信アンテナ1をパワーアンプ内蔵送信アンテナユニット100として構成する。 - 特許庁

A constant current part 310 for supplying a fixed operation current Io is provided on the load side of the output transistor 302 of the output stage of the buffer part 60.例文帳に追加

バッファ部６０の出力段の出力トランジスタ３０２の負荷側に、一定の動作電流Ｉｏを供給する定電流部３１０を設ける。 - 特許庁

In this stage, a z-buffer is unnecessary, but just only a flag necessary for drawing may be stood for drawing the object.例文帳に追加

但し、オブジェクトを描画する代わりに、この段階では描画の必要上のフラグを立てる程度でよく、ｚ−ｂｕｆｆｅｒを備える必要がない。 - 特許庁

In the same way as the preceding stage, only when the output of the flip-flop 107 is "1", the gated buffer 114 is turned on and the character string comparator 104 operates.例文帳に追加

前段と同様に、フリップフロップ１０７の出力が「1」の場合にのみ、ゲーテッドバッファ１１４がON状態となり、文字列比較器１０４が動作する。 - 特許庁

The first clock buffer 25 is equal to a clock tree 22 of counterpart clock signal supplying passage in the number of stage, and receives the same supply voltage VDD1 simultaneously.例文帳に追加

第１のクロックバッファ２５は、相手方のクロック信号供給経路のクロックツリー２２の段数と同一段数で且つ同一の電源電圧ＶＤＤ１を受ける。 - 特許庁

The second clock buffer 35 is equal to a clock tree 32 of counterpart clock signal supplying passage in the number of stage, and receives the same supply voltage VDD2 simultaneously.例文帳に追加

第２のクロックバッファ３５も、相手方のクロック信号供給経路のクロックツリー３２の段数と同一段数で且つ同一の電源電圧ＶＤＤ２を受ける。 - 特許庁

This state is continued until an inter-frame I/F 6n in the final stage, and a power source disconnection signal receiving buffer 201 of the inter-frame I/F 61 of a frame 1 is informed of 'H'.例文帳に追加

最終段の架間Ｉ／Ｆ６ｎまでこの状態が継続し、架１の架間Ｉ／Ｆ６１の電源断信号受信バッファ２０１に”Ｈ”が通知される。 - 特許庁

Further, an elementary stream extraction means 103A extracting an elementary stream is provided between the discard means and the buffer or to a pre-stage of the discard means.例文帳に追加

また、廃棄手段と前記バッファとの間又は廃棄手段の前段に、エレメンタリ・ストリームを抽出するエレメンタリ・ストリーム抽出手段１０３Ａを備える。 - 特許庁

CIRCUIT DEVICE FOR DISCHARGING BUFFER CAPACITOR USED FOR SUPPLYING HIGH VOLTAGE TO CONTROLLER, FOR EXAMPLE, CONTROLLER FOR CONTROLLING DRIVE OF PIEZO OUTPUT STAGE例文帳に追加

制御装置たとえばピエゾ出力段の駆動制御のための制御装置に高電圧を給電するために用いられるバッファコンデンサの放電用回路装置 - 特許庁