「buffer stage」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The output stage circuit 270 of the display panel driving device comprises a low-side selector circuit 235 constituted by connecting inverters 232 and 233 and a buffer circuit 234 in series, n-channel IGBTs 236 and 237, a Zener diode 244 and a resistor 245 which are connected between the gate and the emitter of the IGBT 236, a buffer circuit 251, a high-side selector circuit 255 comprising an inverter 254.例文帳に追加

表示パネル駆動装置の出力段回路２７０は、インバータ２３２，２３３およびバッファ回路２３４を直列に接続してなるローサイドセレクタ回路２３５と、ｎチャネル型のＩＧＢＴ２３６，２３７と、ＩＧＢＴ２３６のゲート・エミッタ間にそれぞれ接続されたツェナーダイオード２４４および抵抗２４５と、バッファ回路２５１と、インバータ２５４からなるハイサイドセレクタ回路２５５とから構成される。 - 特許庁

To reduce power consumption by lessening an area supplied to layout of an output stage of a drive signal by being applied to a flat display device by an organic EL element for instance, concerning a buffer circuit, a circuit for driving a display device and the display device.例文帳に追加

本発明は、バッファ回路、ディスプレイ装置の駆動回路、ディスプレイ装置に関し、例えば有機ＥＬ素子によるフラットディスプレイ装置に適用して、駆動信号の出力段のレイアウトに供する面積を小さくして消費電力を低減することができるようにする。 - 特許庁

Then, using the output of the adding circuit 5, which is the adding signal of two detection means 3a and 3b, as a drive signal source of a driven shield, the driven shield 10 is connected between an output stage of the adding circuit 5 and input stages of buffer amplifiers 4a and 4b.例文帳に追加

そして、ドリブンシールドの駆動信号源として、２つの検出手段３ａ，３ｂの加算信号である加算回路５の出力を用い、加算回路５の出力段とバッファアンプ４ａ，４ｂの入力段との間にドリブンシールド１０が接続される。 - 特許庁

On the final stage of target program development, the buffer gate 9 is turned off, the debugging support function is stopped and only the emulation function based on the application system connected to the CPU core 19, emulation memory 47 and connecting socket 51 is executed so that the emulator can be disconnected from a host machine.例文帳に追加

ターゲットプログラム開発の最終段階で、バッファゲート９をＯＦＦして、デバッグ支援機能を停止し、ＣＰＵコア１９とエミュレーションメモリ４７と接続ソケット５１に接続された応用システムによるエミュレーション機能だけを行うので、ホストマシンから分離できる。 - 特許庁

When the output section outputs the data read out from the buffer memory to the device of the succeeding stage, the section outputs the data in order from the line close to the picture origin of the picture data after the data are rotated based on a set rotational angle and the picture element close to the picture origin (step Sa4).例文帳に追加

バッファメモリから読み出した画像データを後段の装置に出力する際、設定された回転角度に基づく回転後の画像データの画像原点に近いラインから順番に、かつ画像原点に近い画素から順番に出力している（ステップＳａ４）。 - 特許庁

To solve the problem in which the layout of a reference voltage line occupies the majority of a frame since the reference voltage line needs to be made low in impedance and wired as thick as possible to write a desired potential when a buffer of a trailing stage of a DA converting circuit is omitted.例文帳に追加

ＤＡ変換回路の後段のバッファを省くと、所望の電位を書き込むには基準電圧線を低インピーダンス化する必要があり、なるべく太く配線する必要があるため、額縁の大半を基準電圧線のレイアウトで占めることになる。 - 特許庁

When the output buffer drive signal BUFON<4:0> is inputted to an output replica circuit 21 in a DLL circuit 20 with an output circuit 10 of the latter stage, the impedance of the output replica circuit is adjusted following the adjustment of output impedance.例文帳に追加

出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は、後段の出力回路１０とともにＤＬＬ回路２０内部の出力レプリカ回路２１に入力されると、出力インピーダンスの調整に追随して出力レプリカ回路のインピーダンスを調整する。 - 特許庁

To provide a hitless reconfiguration processing method which solves the bottle neck problem that the packet buffer stage number for accumulating input buffers increases, provides a satisfactory expandability of devices, and easily realizes a supervisory control of empty data.例文帳に追加

無瞬断リコンフィグレーション処理方法において、入力バッファを蓄積するパケットバッファ面数が大きくなるというボトルネックの問題を解消し、デバイスの拡張性に富み、かつ空きデータの監視制御を簡易に実現可能な無瞬断リコンフィグレーション処理方法を提供する。 - 特許庁

In the reaction stage to delignify and to bleach pulp having 4-9 Kappa number under alkali conditions in the chemical pulp multistage bleaching process, sodium hydroxide and a specific pH buffer are added to the pulp and the pulp is adjusted to pH 10.0-12.0 at the end of the reaction.例文帳に追加

ケミカルパルプ多段漂白工程中のカッパー価４〜９のパルプを、アルカリ性条件下で脱リグニン及び漂白処理する反応段において、水酸化ナトリウムと特定のｐＨ緩衝剤を添加し、反応終了時のｐＨを１０．０〜１２．０の範囲に調整する。 - 特許庁

When the processing is not executed yet, a step for preparing reference information to input values and output values on a task queue; a step for assigning storage regions to the output values to an output address buffer and an output index buffer; and a step for preparing the reference information to the input values and the output values on the task queue and showing the completion of the processing at the shader stage are executed.例文帳に追加

処理がまだ実行されていない場合には，入力値，及び出力値への参照情報を前記タスクキュー上に作成する工程と，出力値への記憶領域を前記出力アドレスバッファ，及び出力インデックスバッファに割り当てる工程と，入力値，及び出力値への参照情報をタスクキュー上に作成してシェーダステージにおける処理が完了したことを示す工程とを実行する。 - 特許庁

A DSM-CC encoder 44 is provided with two buffers 218, 219 that store and transmit MHEG contents converted into carousel data, a switch block 220 alternatively selects either of buffer outputs and gives the selected output to a post-stage multiplexer 45 in this configuration.例文帳に追加

ＤＳＭ−ＣＣエンコーダ４４内において、カルーセルデータに変換されたＭＨＥＧコンテンツをを蓄積して送出するために、２つのバッファ２１８．２１９を備え、このバッファ出力をスイッチブロック２２０により択一的に選択して後段のマルチプレクサ４５に対して送出するように構成する。 - 特許庁

To provide an automatic output level control circuit comparatively simple in configuration and capable of avoiding the overshoot and undershoot of a signal waveform at the time of light load even though a large output buffer is apt to be used since the size of the load to be connected is not explicit on the design stage of an LSI or the like.例文帳に追加

ＬＳＩ等の設計段階で接続される負荷の大きさが不明であるため、大きな出力バッファを使用する傾向にあり、軽負荷時に信号波形のオーバーシュートおよびアンダーシュートを生じるのを回避する比較的簡単な構成の出力レベル自動調整回路を提供する。 - 特許庁

In the multi-frequency radio device which is possible to perform transmitting and receiving operations in two or more different frequencies, the switching and matching circuit is installed in the post-stage of a buffer amplifier which selectively supplies the predetermined multiplying frequency of a local oscillation frequency to a transmitting mixer and a receiving mixer.例文帳に追加

２つ以上の異なる周波数で送信および受信動作が可能なマルチ周波数無線機において、送信用ミキサおよび受信用ミキサに局部発振周波数の所定の逓倍周波数を選択的に供給する切替整合回路を緩衝増幅器の後段に設けた。 - 特許庁

In the two stage vacuum pump having a suction port of the second screw vacuum pump connected to an exhaust port of the first vacuum pump to which a suction port of a vacuum vessel is connected, a screw rotor of the second screw vacuum pump is supported in a cantilever style and a buffer space is formed in a housing at a suction side.例文帳に追加

真空容器に吸気口が接続される第一の真空ポンプの排気口に第二のスクリュー式真空ポンプの吸気口が接続された２段真空ポンプにおいて、第二のスクリュー式真空ポンプのスクリューロータを片持ち支持し、かつ吸気側のハウジング内にバッファ空間を形成した。 - 特許庁

The video data received from the server are temporarily stored in a preceding stage buffer part 101, and a data transfer part 104 transfers the amount of data transfer set in a data transfer interval register part 103 in each data transfer interval set in a data transfer amount register part 102.例文帳に追加

サーバから受信した映像データを前段バッファ部１０１に一時的に蓄積し、データ転送部１０４により、データ転送間隔レジスタ部１０３に設定されたデータ転送量をデータ転送量レジスタ部１０２に設置されたデータ転送間隔毎に転送するようにする。 - 特許庁

In an outside address EAD<1:0> input part to which a signal is inputted through a page address input part P1, an initial stage buffer G21 of four stages series (G21 to G24) connection constitution receives the outside address EAD<1:0>, and an inversion control input receives an inside chip enable signal #ICE.例文帳に追加

ページアドレス入力部Ｐ１を介して入力される外部アドレスＥＡＤ＜１：０＞入力部において、４段直列（Ｇ２１〜Ｇ２４）接続構成の初段のバッファＧ２１は外部アドレスＥＡＤ＜１：０＞を受け、反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。 - 特許庁

The arithmetic unit 102 adds a feedback signal from a second stage AD converter 114 and subtracts a feedback signal outputted from the coefficient buffer 104 which multiplies the output of the delay unit 103 by a coefficient α and a feedback signal from the delay unit 105.例文帳に追加

このとき、演算器１０２においては、２段目のＤＡ変換部１１４からの帰還信号が加算されるとともに、遅延器１０３の出力に係数バッファ１０４にて係数αを乗じた帰還信号と遅延器１０５からの帰還信号がそれぞれ減算される。 - 特許庁

A flip-flop moving means 104 refers to the arrangement result of logic cells and flip-flops and the arrangement/wiring result of a clock distribution circuit, supplying a clock signal to the flip-flops so as to move the flip-flops around a clock drive buffer in the final stage of the clock distribution circuit.例文帳に追加

フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。 - 特許庁

The processor produces a composite image in the stage of outputting on the buffer area of a main memory 9 from the RPUs 1, 2 (5A, 5B) to output and display the composite image on an image display 8 at a high frame rate, without needing a separate operation for producing the composite image.例文帳に追加

また、ＲＰＵ１，２（５Ａ，５Ｂ）から主メモリ９上のバッファ領域に出力する段階で合成画像を生成することで、別途合成画像を生成する動作を必要とせず、合成画像を高フレームレートで画像表示部８へ出力表示することができる。 - 特許庁

The wiring resistance of V_DD wiring 40 from a pad 32 or that of GND wiring 42 from a pad 34 is configured to be minimum for a CMOS inverter 60 of the output stage whose drive current is maximum among CMOS inverters 50-62 provided at an inverter buffer circuit 30 of a semiconductor integrated circuit.例文帳に追加

インバータバッファ回路３０に設けられるＣＭＯＳインバータ５０〜６２のうち、駆動電流が最大である出力段のＣＭＯＳインバータ６０について、パッド３２からのＶ_ＤＤ配線４０の配線抵抗、又はパッド３４からのＧＮＤ配線４２の配線抵抗を最小に構成する。 - 特許庁

To provide an optical packet multiplexing apparatus in which a ratio occupied by optical packets after optical packet multiplexing is enlarged and the depth of an optical packet buffer can be extended by providing an optical packet timing adjusting section for aligning heads of optical packets on a pre-stage of an optical packet buffering and multiplexing section.例文帳に追加

光パケットバッファリング兼多重部の前段に、光パケット相互の先頭を揃える光パケットタイミング調整部を設けることにより、光パケット多重後の光パケットの占める割合を大きくするとともに、光パケットバッファの深さを大きくできる光パケット多重装置を提供すること。 - 特許庁

In this case, the arithmetic unit 102 sums a feedback signal from a 2nd stage analog/digital conversion section 114 and subtracts a feedback signal resulting from multiplying a coefficient α with an output of a delay unit 103 by the coefficient buffer and a feedback signal from a delay unit 105 respectively from the sum.例文帳に追加

このとき、演算器１０２においては、２段目のＤＡ変換部１１４からの帰還信号が加算されるとともに、遅延器１０３の出力に係数バッファにて係数αを乗じた帰還信号と遅延器１０５からの帰還信号がそれぞれ減算される。 - 特許庁

A second final-stage buffer 418 receives the first signal and provides a second signal having a second frequency and synchronizes the second signal with the first signal and propagates the synchronized second signal to at least one other clock mesh 416 of the apparatus.例文帳に追加

第２の最終段のバッファ４１８は、第１の信号を受け、第２の周波数を有する第２の信号を提供し、第２の信号を第１の信号と同期せしめ、同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュ４１６へ伝搬せしめる。 - 特許庁

To provide a clock supply control system capable of easily and automatically designing a gated clock, with which the characteristics of minimizing a clock skew and suppressing increase in the signal delay of an enable signal are satisfied, in a short time in gated clock design under the control of a multi- input/multi-stage enable buffer.例文帳に追加

多入力・多段のイネーブルバッファで制御されたゲーテッドクロック設計において、クロックスキューの最小化及びイネーブル信号の信号遅延増加を抑制するという特性を満たすゲーテッドクロック設計を容易且つ短時間で自動的に行うことができるクロック供給制御方式を提供すること。 - 特許庁

OR between an output start signal DQH output from an output buffer 20 when performing a read operation and a delay signal DQD generated by delaying the output start signal DQH in a delay circuit 40 is output as a mask signal DQHW and is given to a first-stage circuit 30A.例文帳に追加

読出動作時に出力バッファ２０から出力される出力開始信号ＤＱＨと、この出力開始信号ＤＱＨを遅延回路４０で遅延させて生成した遅延信号ＤＱＤとの論理和をマスク信号ＤＱＨＷとして出力し、これを初段回路３０Ａに与える。 - 特許庁

In the vacuum processing apparatus having the substrate delivery chamber provided between two vacuum chambers, the substrate delivery chamber is equipped with a lift pin for supporting a substrate, a buffer arm where the substrate is temporarily placed, and a substrate stage on which the substrate is placed, and the lift pin is lifted and lowered in an oblique direction.例文帳に追加

２つの真空チャンバ間に設けられた基板受け渡しチャンバを有する真空処理装置において、前記基板受け渡しチャンバが、基板を支持するリフトピンと、基板を仮置きするバッファーアームと、基板を載置する基板ステージとを具備し、前記リフトピンが、斜め方向に昇降することを特徴とする。 - 特許庁

In the muting processing control section 4, when the time stamp information is not continuous with a previous frame, or when a speech mode changes from the previous frame, it is determined that this is the frame in which noise is generated at the decoding stage; and the muting processing is applied to the speech data AD which is stored in the decoding buffer 3.例文帳に追加

ミュート処理制御部４では、タイムスタンプ情報が一つ前のフレームと不連続であった場合、あるいは、音声モードが一つ前のフレームから変化していた場合、復号化段階においてノイズが発生するフレームであると判定して、復号化バッファ３に保存された音声データＡＤにミュート処理を施す。 - 特許庁

The drive scanner 5 includes: a shift register to output an input signal from each stage while shifting the phase by one horizontal period each; a pulse generator for generating a pulse in a horizontal period cycle; and a buffer for extracting only one pulse according to the input signal, and outputting it to the corresponding scan line DS as the control signal.例文帳に追加

ドライブスキャナ５は、水平期間づつ位相をずらしながら入力信号を各段から出力するシフトレジスタと、水平期間周期でパルスを生成するパルスジェネレータと、入力信号に応じて一つのパルスのみを抜き取って対応する走査線ＤＳに制御信号として出力するバッファとを有する。 - 特許庁

The drive ability of the tristate buffer 120 is set so as to provide a propagation delay time such that the scan test data outputted from the QT terminal is propagated to the scan test data input terminal DT of a scan test flip-flop circuit of the next stage and satisfactorily fetched and held therein as desired.例文帳に追加

このトライステートバッファ１２０の駆動能力は、ＱＴ端子から出力されるスキャンテスト用データが次段のスキャンテスト用フリップフロップ回路のスキャンテスト用データ入力端子ＤＴに伝播されて所期通り良好に内部に取り込まれ、保持されるような伝播遅延時間となるような駆動能力に設定される。 - 特許庁

Each time a data request is inputted from an image processing module connected to the post-stage, a buffer module recognizes unit read data quantity set by the read request origin and the leading/tail position of valid data which can be read by the read request origin (450), and whether or not the readable valid data are unit read data quantity or more is decided (452).例文帳に追加

バッファモジュールは、後段に連結された画像処理モジュールからデータ要求が入力される毎に、読出要求元が設定した単位読出データ量及び読出要求元が読出可能な有効データの先頭／末尾位置を認識し(450)、読出可能な有効データが単位読出データ量以上有るか否か判定する(452)。 - 特許庁

When a defective sector is included in a disk access range on a disk 11 designated by a read/write command from a host, in a stage that a head 12 reaches the defective sector included in the disk access range, a CPU 17 interrupts a disk access for data transfer between the disk access range and a data buffer 251.例文帳に追加

ＣＰＵ１７は、ホストからのリード／ライトコマンドの指定するディスク１１上のディスクアクセス範囲に欠陥セクタが含まれている場合、ヘッド１２がディスクアクセス範囲に含まれている欠陥セクタに到達した段階で、当該ディスクアクセス範囲とデータバッファ２５１との間のデータ転送のためのディスクアクセスを中断する。 - 特許庁

This buffer circuit is provided with an inverter circuit 3, a timing control circuit 20 composed of the parallel circuit of an OR circuit 21 and an AND circuit 22 and an output stage CMOS inverter circuit 10 or the like composed of the serial circuit of a P channel MOS transistor TRp and an N channel MOS transistor TRn.例文帳に追加

バッファ回路は、インバータ回路３、ＯＲ回路２１及びＡＮＤ回路２２の並列回路からなるタイミング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳインバータ回路１０等を備えて構成される。 - 特許庁

To peel a plurality of sets of semiconductor layer groups from one semiconductor substrate by laminating a buffer layer right on the semiconductor device and a peel layer having a selective etching property with respect to the buffer layer, to obtain the semiconductor layer groups of high crystal quality, to save the labor for a substrate recycling stage by eliminating the need for a surface treatment for recycling the semiconductor substrate, and to make the semiconductor substrate not thinner.例文帳に追加

半導体基板直上のバッファ層と、該バッファ層と選択的なエッチング性を備える剥（はく）離層とを積層することによって、１枚の半導体基板から複数組の半導体層群を剥離することができ、高い結晶品質の半導体層群を得ることができ、半導体基板を再利用するために表面処理を行う必要がなく、基板再利用工程を省力化することができ、半導体基板の厚さが薄くなることがないようにする。 - 特許庁

A read control section 34 reads the PLP stored in the buffer 31 with a lapse of delay time that is obtained from the PLP to be inputted and delay time operation information and is the time from when Common PLP synchronizes with Data PLP to when the PLP is read, and outputs the TS restored according to the TS rate to a post-stage decoder, thus reliably performing decoding by the decoder.例文帳に追加

読み出し制御部３４は、入力されるPLPや遅延時間演算情報から得られる、Common PLPとData PLPが同期してからPLPを読み出すまでの遅延時間を経過した後、バッファ３１に蓄積されたPLPを読み出し、TSレートに従って復元されたTSを後段のデコーダに出力することで、デコーダによるデコードを確実に行うことができるようになる。 - 特許庁

To prevent bubbles from being sucked in an oil chamber of a damper cylinder in an extension stroke, and to avoid the generation of the damping force in the initial stage of the compression stroke when the oil passing through a solenoid damping valve generates the cavitation in a hydraulic buffer which can adjust the damping force on the extension side and the compression side by the single solenoid damping valve.例文帳に追加

単一の電磁減衰弁により伸側と圧側の減衰力を調整可能とする油圧緩衝器において、電磁減衰弁を通る油がキャビテーションをおこしたとき、この気泡を伸側行程でダンパシリンダの油室へ吸込むことを防止し、圧側行程の初期段階で減衰力を発生しなくなることを回避すること。 - 特許庁

The change of the adjacent address signal generated corresponding to a display data signal is detected and the ON resistance of a transistor of a pre-buffer constituting an output driver circuit is varied according to presence of the adjacent address signal change to control the change speed (the through rate of an output stage) of an output signal so that the transmission time becomes nearly constant.例文帳に追加

表示データ信号に応じて形成される隣接アドレス信号の変化を検出し、出力ドライバ回路を構成するプリバッファのトランジスタのオン抵抗を、隣接アドレス信号の変化の有無に応じて変化させて遷移時間がほぼ一定になるように出力信号の変化速度（出力段のスルーレート）を制御するようにした。 - 特許庁

In a barrel shift circuit composed of a multistage selector, when data does not have to be transmitted to the selector of the next stage to an output of a selector realizing large shift, a long wire does not have to be driven other than when needed by providing a data blocking means 101 instead of a buffer, and the power consumption of the arithmetic operation processor can be reduced.例文帳に追加

多段のセレクタにより構成されるバレルシフト回路において、大きなシフトを実現するセレクタの出力に対して、データを次の段のセレクタに伝達する必要がない場合は、データブロック手段１０１をバッファの代わりに設けることで、必要時以外は、長配線をドライブする必要がなく、演算処理装置の消費電力を削減できる。 - 特許庁

In the circuit using an SFQ as an information carrier, a transmission checker is arranged in an outlet of a banyan network, a code previously added to an output cell from the banyan network is monitored and when the code is a normal value, it is written in an output buffer but when the code is an abnormal value, it is rewritten into normal value and inputted to a banyan network of the next stage.例文帳に追加

ＳＦＱを情報担体として用いた回路において、バンヤン網の出口にトランスミッションチェッカーを配して、バンヤン網からの出力セルに予め付加されたコードをモニターし、そのコードが正常値であれば、出力バッファーに書き込み、そのコードが異常値であれば、正常値に書き換えた後、次段のバンヤン網に入力するように構成する。 - 特許庁

Even if a transistor PM1 is turned on by noise superimposed on a power-on reset signal, and in a node 5, a voltage level increases only little by little by a circuit time constant of resistors R1 to Rn and static capacitative elements C1 to Cn, and an Lo signal with no fluctuation in a voltage level is output to a Schmidt input buffer 19 of the next stage.例文帳に追加

パワーオンリセット信号に重畳したノイズによってトランジスタＰＭ１がＯＮしても、ｎｏｄｅ５は、抵抗Ｒ１〜Ｒｎと静電容量素子Ｃ１〜Ｃｎとの回路時定数により、電圧レベルが徐々にしか上昇しないことになり、次段のシュミット入力バッファ１９には電圧レベルの変動がないＬｏ信号が出力される。 - 特許庁

A buffer amplifier 1 of wide band low impedance which reduces output impedance of a transistor Q0 is inserted between the transistor Q0 being the signal source and a transistor Q1 constituting the current mirror with this transistor Q0, thereby, output capacity of the laser drive circuit can be reduced even when the number of transistors Q1, Q2, ... Qn constituting the output stage are many.例文帳に追加

信号源となるトランジスターＱ０と、このトランジスターＱ０とカレントミラーを構成するトランジスターＱ１との間に、トランジスターＱ０の出力インピーダンスを低下させる広帯域低インピーダンスのバッファアンプ1を挿入し、これにより、出力段を構成するトランジスターＱ１、Ｑ２、・・・Ｑｎの数が多い場合でも、レーザー駆動回路の出力容量を低下させることができる。 - 特許庁

At least one two-input buffer for inputting a clock signal and the output signal of a gating circuit is inserted on the post-stage of the gating circuit directly driving an element to supply a clock and by connecting a fixed value signal to a terminal, to which the clock signal is directly connected, inside the gating circuit, to which the clock signal is directly connected, logically equivalent conversion is performed.例文帳に追加

被クロック供給素子を直接駆動しているゲーティング回路の後段に、クロック信号とゲーティング回路の出力信号を入力とする二入力バッファーを少なくとも１個以上挿入し、クロック信号が直接接続されているゲーティング回路の中でクロック信号が直接接続されていた端子に固定値信号を接続することで、論理的に等価な変換を行う。 - 特許庁

A plurality of buffer circuits 280 for receiving reference signals RAMP generated from a reference signal generating section 27 and supplying them to the reference signal input stage of a predetermined number of voltage comparing sections 252 are provided and the reference signal RAMP supplied through one reference signal line 251 is supplied while being separated to a reference signal RAMP_k through a reference signal output line _k for each block BK_k.例文帳に追加

参照信号生成部２７で生成された参照信号RAMPを受け、所定数の電圧比較部２５２の参照信号入力段に供給するバッファ回路２８０を複数設けることで、１つの参照信号線２５１を介して供給される参照信号RAMPを、各ブロックBK_k用の参照信号出力線_kを介して参照信号RAMP_kに分離して供給する。 - 特許庁

Electric charges stored in a wafer W to be treated are led out by grounding a transport arm 4 for delivery which comes into contact with the wafer W when the wafer W is transported between the resist coater/ developer 61 and EB aligner 62, the wafer supporting pins 8 of a wafer delivery stage 2, and the leading-out pin 17 of a wafer cassette 6 for buffer through grounding conductors 16.例文帳に追加

レジスト塗布現像装置６１とＥＢ露光装置６２との間で被処理体であるウエハＷを搬送する過程でウエハＷと接触することになる受渡用搬送アーム４，ウエハ受渡しステージ２のウエハ支持ピン８及びバッファ用ウエハカセット６の取出用ピン１７を接地導線１６によって接地しておくことで、ウエハＷに蓄積された電荷を導出させる。 - 特許庁

A centrifugal multi-stage type compressor 1 for compressing a butadiene gas B by rotating a plurality of impellers 5 mounted to a main shaft 7 in a casing 4 is provided with a sealing portion 10 fixed to the casing 4 in which the butadiene gas B extracted from any one of stages is fed as a buffer gas; and an inert fluid feeding device 34 for feeding an inert fluid into the sealing portion 10.例文帳に追加

ケーシング４内で主軸７に取り付けられた複数段の羽根車５を回転させてブタジエンガスＢを圧縮する遠心多段型圧縮機１は、ケーシング４に固定されており、何れかの段から抽気されたブタジエンガスＢがバッファガスとして供給される軸封部１０と、軸封部１０内に不活性流体を供給する不活性流体供給装置３４とを備える。 - 特許庁

An output exchange switch SW for sensor selection is provided between a buffer BFO in the final stage connected with one output terminal Mout and each transmission path of the buffers BF-A-BF-C, and one of each sensor is selected under the control of a sensor selection control circuit SSC, and the output data are obtained at the output terminal Mout.例文帳に追加

一つの出力端子Ｍｏｕｔに繋がる最終段のバッファＢＦＯと上記バッファＢＦ−Ａ〜−Ｃの各伝達経路との間に上記センサ選択の出力切換えスイッチＳＷが設けられ、センサ選択制御回路ＳＳＣの制御により各センサのうちの一つを選択し、その出力データが出力端子Ｍｏｕｔで得られるようになっている。 - 特許庁