「buffer stage」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The amplifier 130 includes a variable amplifying stage 120 for amplifying a signal output to the pixel output line 106 using a gain selected from among a plurality of gains, and a buffer stage 132 in which signals output from the variable amplifying stage 120 are amplified and held by the holding capacitors 112s, 112n.例文帳に追加

増幅部１３０は、画素出力線１−６に出力された信号を複数のゲインのうち選択されたゲインで増幅する可変増幅段１２０と、可変増幅段１２０から出力される信号を増幅して保持容量１１２ｓ、１１２ｎに保持させるバッファ段１３２とを含む。 - 特許庁

The surface treatment method for a nickel particle using an acid solution comprises: a stage (1) where weak acid and a buffer solution are mixed to produce an acid solution whose pH is 2 to 5; a stage (2) where the acid solution and a nickel particle are mixed; and a stage (3) where the mixed solution is filtered, cleaned and dried.例文帳に追加

１）弱酸及び緩衝溶液を混合してｐＨ２〜５の酸溶液を製造する段階と、２）この酸溶液とニッケル粒子とを混合する段階と、３）この混合溶液をろ過、洗浄及び乾燥させる段階と、を含む、酸溶液を用いたニッケル粒子の表面処理方法である。 - 特許庁

Between a sensor chip 13 and a stage 11 of an angular velocity detector 10 provided with the stage 11 fixed to a can package 16, the sensor chip 13 and a lead wire 20 connecting the sensor chip 13 and the stage 11, an elastic vibration buffer 12 made of adhesive layer is provided.例文帳に追加

缶パッケージ１６に固定される台座１１と、台座１１に取り付けられるセンサチップ１３と、センサチップ１３と台座１１を接続するリード線２０とを備えた角速度検出装置１０のセンサチップ１３と台座１１の間に、接着剤層からなる弾性の振動緩衝部１２を設けた。 - 特許庁

History capacitors 153 and 155 are connected to the front stage of a switched capacitor filter 160 for every system, buffer capacitors 173 and 175 are connected to the rear stage of the switched capacitor filter 160, and the history capacitors and the buffer capacitors connected to a rotation capacitor of the switched capacitor filter 160 are switched for every input time-division system.例文帳に追加

スイッチトキャパシタフィルタ１６０の前段に系統毎にヒストリキャパシタ１５３，１５５を接続し、スイッチトキャパシタフィルタ１６０の後段に系統毎にバッファキャパシタ１７３，１７５を接続し、スイッチトキャパシタフィルタ１６０のローテーションキャパシタと接続するヒストリキャパシタ及びバッファキャパシタを入力している時分割系統毎に切り替える。 - 特許庁

The buffer circuit B2 uses the terminal voltage V1 of the capacity 3 at the previous stage as the input voltage, and the buffer circuit B1 uses the terminal voltage VO of the capacity 2 at the last stage as the input voltage to turn on the switches SW1, SW2, thus varying the timings for supplying the charging currents to the respective capacities at the time of initial charging.例文帳に追加

バッファ回路Ｂ２は、前段の容量３の端子電圧Ｖ１を入力電圧とし、バッファ回路Ｂ１は、最後段の容量２の端子電圧ＶＯを入力電圧とすることで、初期充電の際、スイッチＳＷ１、ＳＷ２をオンして各容量に充電電流を供給するタイミングを異ならせる。 - 特許庁

Selector circuits 1 to 3 are provided to the pre-stage of the buffer, and each inverter can select a signal input to the buffer on the basis of selector logic, inverts a data signal, and the pre-emphasis amount and the number of pre-emphasis taps are adjusted by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

The buffer 13 includes a FIFO constituted of a plurality of stages, each stage of the FIFO is capable of storing digital data of one unit (10 bits), and the buffer 13 can store digital data for units as many as the constitutive stages of the FIFO as a whole.例文帳に追加

バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。 - 特許庁

With respect to design of a circuit including a boundary scan register, the wiring length estimate value between the boundary scan register which will be necessarily arranged in the vicinity of an I/O at the stage of layout buffer and the I/O buffer is stored in a data base 4.例文帳に追加

データベース４はバウンダリスキャンレジスタを含む回路の設計において、レイアウトの段階で必ずＩ／Ｏバッファの近傍に配置されるバウンダリスキャンレジスタとＩ／Ｏバッファとの間の配線長見積もり値が格納されている。 - 特許庁

To lower power consumption without increasing the number of terminals and the number of power supply voltages in the buffer circuit of a CCD solid-state image pickup element in which a final stage is constituted of a push-pull circuit and a stage before that is constituted of a source-follower circuit.例文帳に追加

最終段がプッシュプル回路で構成され、それより前段がソースフォロア回路により構成されたＣＣＤ固体撮像素子のバッファ回路において、端子数や電源電圧の数を増やすことなく、低消費電力化を図る。 - 特許庁

The input buffer uses differential amplifier circuits 32 and 34 respectively having an N-channel differential amplifier stage and a P-channel differential amplifier stage that compare a reference signal VREF with an input signal IN to drive an output circuit 44.例文帳に追加

参照信号ＶＲＥＦを入力信号ＩＮと比較するＮチャネルの差動増幅段を有する差動増幅回路３２と、Ｐチャネルの差動段を有する差動増幅回路３４とを用い出力回路４４を駆動する。 - 特許庁

In a buffer circuit 40A of a write-scan circuit 40, a capacity element C is connected between an output node Nin of a front stage circuit 41 and a gate electrode of a PMOS transistor 421 configuring the final output stage 42.例文帳に追加

書込み走査回路４０のバッファ回路４０Ａにおいて、前段回路４１の出力ノードＮinと、最終出力段４２を構成するＰＭＯＳトランジスタ４２１のゲート電極との間に容量素子Ｃを接続する。 - 特許庁

Buffer insertion is performed (S70) to a place other than a buffer disposition prohibition area, so that the kind of buffer on a wiring path from a clock driver cell to each terminal cell and a shape of the wiring path driven by the buffer become completely identical at each stage after the wiring path whose shape from the clock driver cell to each terminal cell becomes completely symmetrical is generated (S50).例文帳に追加

クロックドライバセルから各末端セルへの配線経路の形状が完全に対称となる配線経路を生成した後（Ｓ５０）、クロックドライバセルから各末端セルへの配線経路上のバッファの種類及びバッファが駆動する配線経路の形状が各段で完全に同一となるように、バッファ配置禁止領域以外の場所に、バッファ挿入を行う（Ｓ７０）。 - 特許庁

In the oscillator 10 for outputting an output from an oscillation circuit 12 to a load circuit through output buffers (a previous stage output buffer 14 and output buffers 22), the oscillator 10 has a buffer control circuit 48 that can adjust a drive capability of the output buffers 22 in accordance with current caused to flow from the output buffer.例文帳に追加

発振回路１２からの出力を、出力バッファ（前段出力バッファ１４、出力バッファ２２）を介して負荷回路に出力する発振器１０であって、発振器１０は、出力バッファ２２の駆動能力を出力バッファから流れる電流に応じて調整可能なバッファ制御回路４８を有する。 - 特許庁

To provide a packet processing unit that controls its output packet number per unit time to be a threshold or lower, so as to reduce aborted packets by a post-stage packet processing unit and effectively utilizes a buffer memory by minimizing data quantity stored in the buffer memory.例文帳に追加

パケット処理装置から単位時間当たりに出力されるパケット数をある閾値以下になるように制御して後段のパケット処理装置でのパケット廃棄を減らし、かつバッファメモリに溜まるデータ量を最小にしてメモリの有効活用を図る。 - 特許庁

The buffer 13 has a FIFO configured by a plurality of stages, each stage of the FIFO is capable of storing one unit (10 bits) of digital data, and the buffer 13, as a whole, is capable of storing digital data in number of units equivalent to the number of configured FIFO stages.例文帳に追加

バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。 - 特許庁

A main buffer amplifier 2 is provided at a post-stage directly after of an internal clock generator 1, buffer-amplifies an internal clock signal and outputs it, and the internal clock signal is transmitted to each control signal generating circuit 4a, 5a, 6a through a signal wiring 3.例文帳に追加

メインバッファアンプ２は内部クロック発生器１の直後の後段に設けられ、内部クロック信号を緩衝増幅して出力し、当該内部クロック信号は信号配線３により各制御信号発生回路４ａ，５ａ，６ａに伝送される。 - 特許庁

By using a resistor 32 as a load of a pMOS transistor 31 at the initial stage of the output buffer part 30, a resistance against overshooting of power voltage is improved.例文帳に追加

出力バッファ部３０の初段においてｐＭＯＳトランジスタ３１の負荷を抵抗３２とすることにより、電源電圧のオーバーシュートに対する耐性を向上させる。 - 特許庁

Accordingly, the time lag is not generated between the monitor signal output to the console section 1 through a buffer amplifier 73 and a mixer 74 and the sound emitted from the stage- speaker.例文帳に追加

これにより、バッファアンプ７３，ミキサ７４を介してコンソール部１に出力されたモニタ信号と、ステージ・スピーカら放音された音との間で時間差が生じないようになる。 - 特許庁

To provide an output buffer circuit capable of reducing production of noises due to a peak current by suppressing production of a through-current at ON / OFF switching of an output stage transistor.例文帳に追加

出力段トランジスタのオンオフ切換時における貫通電流発生を抑制し、ピーク電流によるノイズ発生を低減できる出力バッファ回路を提供する。 - 特許庁

The system voltage is set to a level equal to a high level logic stage of a data signal from a data transmission bus and received by the input/output buffer.例文帳に追加

システム電圧は、入出力バッファによって受信されるデータ伝送バスからのデータ信号の高電圧論理状態と等しい信号強度に設定される。 - 特許庁

A fast Fourier transform unit is equipped with an input buffer part which retains the inputted OFDM bit signals and a butterfly execution part which carries out a butterfly computation for each stage through a radix algorithm.例文帳に追加

入力されたＯＦＤＭビット信号を保存する入力バッファ部、及び基数アルゴリズムにより、各ステージ毎にバタフライ演算を行うバッタフライ遂行部を有する。 - 特許庁

In another embodiment, an output stage is provided with a push-pull buffer utilizing a single current source in order to reduce the power consumption of the element in a logic family.例文帳に追加

本発明の別の態様によれば、論理ファミリにおける素子の電力消費を低減するために、単一の電流源を利用するプッシュ・プル・バッファを出力段に備える。 - 特許庁

An inversion signal synchronized with a signal of the address input pin X0 is inputted to an input buffer first stage OR circuit 3 corresponding to an address input pin Y6.例文帳に追加

アドレス入力ピンＸ０の信号に同期した反転信号が、アドレス入力ピンＹ６に対応する入力バッファ初段ＯＲ回路３ｂに入力する。 - 特許庁

To provide a gradation voltage generation circuit which facilitates a design of an output stage in a CMOS amplifier design when a buffer amplifier is built in an LCD driver, or the like.例文帳に追加

バッファアンプをＬＣＤドライバに内蔵する場合等において、ＣＭＯＳアンプ設計における出力段設計を容易化する階調電圧発生回路の提供。 - 特許庁

In the receiving apparatus 20, an error is corrected on the video data from the transmitting apparatus 10 by error-correction buffer sections 23-1, 23-2 and the video data are output to a post-stage.例文帳に追加

受信装置２０では、送信装置１０からの映像データに対して誤り訂正バッファ部２３−１，２３−２で誤り訂正し、後段へ出力する。 - 特許庁

A processing constructing part 42 constructs an image processing section constituted by connecting one or more image processing modules selected from among several types of registered image processing modules with a buffer module connected to at least the pre-stage and post-stage of each image processing module, and equipped with a buffer for storing image data in pipe line configurations or DAG configurations.例文帳に追加

処理構築部42は、登録されている複数種の画像処理モジュールの中から選択した１つ以上の画像処理モジュールと、個々の画像処理モジュールの前段及び後段の少なくとも一方に連結され画像データを記憶するためのバッファを備えたバッファモジュールと、がパイプライン形態又はＤＡＧ形態で連結されて成る画像処理部を構築する。 - 特許庁

In a downstream multistage unit section 48, cooling units 62 and 64 and an adhesion unit 66 are piled up in a multiple stage on the path unit 50, and one or a plurality of buffer units 67(4)-67(6) is piled up in a multiple stage under a path unit 60.例文帳に追加

下流側の多段ユニット部４８では、パスユニット５０の上に冷却ユニット６２，６４およびアドヒージョンユニット６６が多段に積み重ねられ、パスユニット６０の下に１個または複数個のバッファユニット６７(4)〜６７(6)が多段に積み重ねられる。 - 特許庁

In an upstream multistage unit section 44, heating units 52 and 54 and an adhesion unit 56 are piled up in a multiple stage on a path unit 50 and one or a plurality of buffer units 67(1)-67(3) is piled up in a multiple stage under the path unit 50.例文帳に追加

上流側の多段ユニット部４４では、パスユニット５０の上に加熱ユニット５２，５４およびアドヒージョンユニット５６が多段に積み重ねられ、パスユニット５０の下に１個または複数個のバッファユニット６７(1)〜６７(3)が多段に積み重ねられる。 - 特許庁

To solve the problem with a printing apparatus connected using a buffer device which is operated by FIRST IN LAST OUT, wherein a post-stage device cannot supply a paper until an output of a pre-stage device ends and the output speed of the device connected as a whole is slow.例文帳に追加

ＦＩＲＳＴ ＩＮ ＬＡＳＴ ＯＵＴ動作するバッファ装置を用いて接続された印刷装置は、前段装置の出力が終わるまで後段装置が用紙を給紙できず、接続された装置全体の出力速度が遅い。 - 特許庁

The output of a frame buffer 35 at a filter for adding and averaging between frames is made a feedback signal and a forward signal, which are respectively added by adders 33 and 34 provided at the post stage of filter input and at the prior stage of filter output.例文帳に追加

フレーム間の加算平均を行うフィルタにおけるフレームバッファ３５の出力をフィードバック信号およびフォワード信号として、それぞれフィルタ入力の後段と、フィルタ出力の前段に設けられた加算器３３、３４で加算を行う。 - 特許庁

The level shift circuit 10 has bootstrap buffers 240a, 240b at the post stage of the bootstrap level shifter 300 in a negative direction using the same conductivity TFTs, and has a bootstrap buffer 240c further at the post stage.例文帳に追加

レベルシフト回路１０は、同一導電型ＴＦＴを用いたブートストラップ方式の負方向レベルシフタ３００の後段に、ブートストラップ方式のバッファ２４０ａおよび２４０ｂを備え、さらにその後段にブートストラップ方式のバッファ２４０ｃを備える。 - 特許庁

In such a configuration, a common signal outputted from a transmission card 4 is transmitted to a card inserted into one and the same board by multidrop of the backboard 1 and transmitted to the expansion backboard 11 of the next stage, cascaded through the buffer of the buffer board.例文帳に追加

かかる構成において、送信カード４から出力された共通信号は、バックボード１のマルチドロップにより同一ボードに実装されるカードに送出され、バッファ盤のバッファを介して従属接続された次段の拡張バックボード１１へ送出される。 - 特許庁

When both the external CPU 35 and the rear stage unit are to read the command header in the buffer circuit 21 and the JPEG data simultaneously, the reading by the external CPU 35 is carried out earlier, and the reading by the rear stage unit is carried out after the reading by the external CPU 35 finishes.例文帳に追加

外部ＣＰＵ３５と、後段ユニットとが、バッファ回路２１内のコマンドヘッダ及びＪＰＥＧデータを夫々同時に読込もうとする場合、外部ＣＰＵ３５による読込みを先に行わせ、その終了後に後段ユニットによる読込みを行わせる。 - 特許庁

To provide a DC level shift circuit which can make the amount of level shifts fluctuate by a large amount in a low power consumption current, without giving an influence to the operating state of an input stage buffer amplifier.例文帳に追加

入力段バッファアンプの動作状態に影響を与えずに、且つ低消費電流の回路で、レベルシフト量を大きく増減させることができる直流レベルシフト回路を提供する。 - 特許庁

A FIFO buffer holds packet data 51 of a TS packet shaped by removing invalid data of packet data 51' of an inputted TS packet and outputs the packet data to a post-stage, after the lapse of a predetermined time.例文帳に追加

FIFOバッファは、入力されるTSパケットのパケットデータ５１’の無効なデータを除去して整形したTSパケットのパケットデータ５１を保持し、所定時間経過後、後段に出力する。 - 特許庁

A switching element 1 acting as a pull-up resistance in an on- state is arranged at the input side of a buffer 2 in the input stage of an interface circuit, as shown by a figure (a).例文帳に追加

図（ａ）に示されているように、インタフェース回路の入力段のバッファ２の入力側に、オン状態においてプルアップ抵抗として作用するスイッチング素子１を設けておく。 - 特許庁

To obtain an output buffer circuit that can prevent a peak current attended with a rapid current change in a MOS transistor(TR) of an output stage and can be operated at high speed.例文帳に追加

出力段のＭＯＳトランジスタにおける急激な電流変化を伴うピーク電流を防止し、かつ高速動作を行うことが可能な出力バッファ回路を提供する。 - 特許庁

An ATM cell storage buffer once storing a received ATM cell is provided on a pre-stage of a short cell separate processing so as to store the ATM cell until a timing in which the separate processing is possible.例文帳に追加

ショートセル分離処理の前段に、受信したＡＴＭセルを一旦格納するＡＴＭセル格納バッファ２を設け、分離処理が可能なタイミングまでＡＴＭセルを保持する。 - 特許庁

The pair of transistors form a buffer stage that prevents the toggling voltage developed in the row select line when the row is de-selected from affecting the operation of the shift register.例文帳に追加

一対のトランジスタは、行が選択解除されたときに行選択ラインの中に発生するトグリング電圧が、シフトレジスタの動作に影響を与えることを防ぐバッファ段を形成する。 - 特許庁

The two sheets S for performing the staple processing in the next stage after forming the image, are stored in a buffer means 201 in the midst of staple processing of a preceding sheet bundle on the postprocessing tray 203.例文帳に追加

後処理トレイ２０３上の先行のシート束に対するステイプル処理中に、画像形成が済んで次にステイプル処理される２枚のシートＳをバッファ手段２０１に貯留する。 - 特許庁

A reference capacitor CREF is connected to a variable capacitor at the common detection the node of the integrated circuit, and the common detection node is coupled with an input buffer and an output voltage VF of the input buffer is connected to a coarse bias, a gain stage 30 and a fine bias 32.例文帳に追加

基準キャパシタＣ_REFが、前記集積回路の共通検出ノードにおいて前記可変キャパシタに接続され、前記共通検出ノードは入力バッファに結合し、該入力バッファの出力電圧Ｖ_Fは、粗バイアスおよび利得段３０および細密バイアス段３２に接続される。 - 特許庁

The delay elements 421-42n delay an input signal by a delay decided by voltages VC1, VC2 received from terminals 453, 454 and output the delayed signal to a delay element of a next stage and the dummy buffers 441, 442, etc., or the delay element of the next stage and the output buffer 450.例文帳に追加

遅延素子４２１〜４２ｎは、端子４５３，４５４から入力される電圧ＶＣ１，ＶＣ２によって決定される遅延量だけ入力信号を遅延させて、次段の遅延素子およびダミーバッファ４４１，４４２，・・・、または次段の遅延素子および出力バッファ４５０へ出力する。 - 特許庁

In a MA (memory access) stage, data (the head address of the interruption processing routine) loaded through a data bus 30 according to a set address outputted from an EXE (operation execution)/MA buffer 4 to an address bus 20 are directly supplied to a program counter 7 through multiplexers 9 10 without intervention of a command decode stage.例文帳に追加

ＭＡステージの時に、ＥＸＥ／ＭＡバッファ４からアドレスバス２０に出力された設定アドレスに従って、データバス３０を介してロードされたデータ（割込処理ルーチンの先頭アドレス）を、命令デコードステージを介在させることなく、マルチプレクサ９，１０を介して直にプログラムカウンタ７に供給する。 - 特許庁

In addition, a stage piling buffer shelf 14 has a feed mechanism for mounting the pallet positioned thereon to the adjacent lift device 12 and the vertically and horizontally feeding shelf 16 in any one direction of the horizontal and orthogonal two directions and a shift mechanism for shifting the unoccupied pallet positioned thereon in stage piling upward.例文帳に追加

また、段積みバッファ棚は、その上に位置するパレットを隣接するリフト装置又は縦横送り棚に水平かつ直交する２方向のうちいずれか１方向に移載する送り機構２０とその上に位置する空パレット１ａを上方に段積みしてシフトするシフト機構２２とを有する。 - 特許庁

This device comprises a first circuit block 10 that includes an output buffer 12 driven by a first power supply 11, and a second circuit block 20 that includes a first inverter circuit 21 at the front stage and a second inverter circuit 31 that is a logic gate at the rear stage of the first inverter circuit 21.例文帳に追加

基板上に、第１の電源１１により駆動される出力バッファ１２を含む第１の回路ブロック１０と、初段の第１のインバータ回路２１及び該第１のインバータ回路２１の後段の論理ゲートである第２のインバータ回路３１を含む第２の回路ブロック２０とを備えている。 - 特許庁