「buffer stage」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The buffer voltage of a piezoelectric final stage is checked, and the simulation of blocking is operated, and a voltage level is checked, so that whether or not the function of the redundant blocking path of a piezoelectric system is normal can be detected.例文帳に追加

圧電終段のバッファ電圧を検査し、遮断のシミュレーションを行い、電圧レベルを検査することにより、圧電システムの冗長遮断路の機能が正常であるか否かを検出する。 - 特許庁

An output stage for a buffer circuit formed from a single channel thin film transistor on an insulation substrate is composed of first and second thin film transistors connected in series between the first and second power sources.例文帳に追加

絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路の出力段を、第１及び第２の電源間に直列接続される第１及び第２の薄膜トランジスタで構成する。 - 特許庁

To provide a structure and a method for a three-dimensional graphics processor encompassing one or more deferred shading, a tiled frame buffer, multiple-stage hidden surface removal processing, and other structures and/or procedures.例文帳に追加

１つまたはそれ以上のディファード・シェーディング、タイルド・フレーム・バッファ、多ステージ陰面除去プロセシング、他の構造及び／又はプロシジャと共に含んでいる３次元グレフィックスプロセッサの構造と方法に関する。 - 特許庁

Since two outputs of non-inversion and inversion are obtained, a period in which DC path is generated between power supplies when a buffer in a subsequent stage is driven can be made shorter, which contributes to reduction of power consumption.例文帳に追加

出力を非反転、反転の２系統得られるため、後段のバッファを駆動する際に、電源間の直流パスが生ずる期間を短くすることが出来、消費電流の低減に寄与する。 - 特許庁

On the bonding stage 13, a supply-side buffer region 101 where the workpiece 2 supplied from an entrance feeder 11 is made to stand by, a process region 102 where the workpiece 2 being bonded is arranged, and an ejection-side buffer region 103 wherein the workpiece 2 having being bonded in the process region 102 is made to stand by are set.例文帳に追加

ボンドステージ１３に、入口フィーダ１１から供給されたワーク２を待機させる供給側バッファ領域１０１と、ボンディング中のワーク２が配置されるプロセス領域１０２と、プロセス領域１０２でボンディングが完了したワーク２を待機させる排出側バッファ領域１０３を設定する。 - 特許庁

The output buffer 3 has a selector 20 on the front stage, and has the variable resistance part 12 in its on resistor, the inversion circuit 22 can select a signal to be input in an output buffer 6 by selector logic, inverts a data signal, and adjusts the pre-emphasis amount of a tap by a select signal of the selector logic.例文帳に追加

出力バッファ３は、前段にセクレタ２０を有し、オン抵抗に可変抵抗部分１２を有しており、反転回路２２は、セレクタ論理により出力バッファ６に入力する信号を選択可能で、データ信号を反転し、そして、セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整する。 - 特許庁

A transmission frame emergency level detecting part 11 judges the level of emergency from inputted transmission data, and transfers the judged transmission frame to a normal buffer part 13 or an emergency buffer part 15 in the next stage, and notifies a normal control part 14 and an emergency control part 16 of the level of emergency of the transmission frame.例文帳に追加

送信フレーム緊急度検出部１１は入力された送信データから緊急度を判断し、判断した送信フレームを次段の通常バッファ部１３または緊急バッファ部１５に転送し、送信フレームの緊急度を通常制御部１４及び緊急制御部１６にそれぞれ通知する。 - 特許庁

Buffer memories 3, 5 for a data signal from the STM1 signal to the VC3 signal are placed in parallel for configuring a sole stage, and the write control of the buffer memories 3, 5 is made, on the basis of a result of an AU(administrative unit) pointer processing, and read control is conducted according to the result of staff information processing in the VC3.例文帳に追加

ＳＴＭ１信号からＶＣ３信号に至るデ−タ信号用のバッファメモリ３，５を並列に配置して唯一１段とし、そのバッファメモリ３，５の書込み側制御をＡＵポインタ処理結果に基づいて行い、読出し側制御をＶＣ３内のスタッフ情報処理結果に基づいて行っている。 - 特許庁

In the current clamp circuit 10 that limits an output current of the output current amplifier circuit 20 by using an operational amplifier 2 and the current buffer IC, a resistor 4 is connected to the output stage of the current buffer IC 1 and a load current limit means is connected in parallel with the current buffer IC 1 and the resistor 4 to limit a load current thereby clamping the output current.例文帳に追加

演算増幅器２と電流バッファＩＣ１を用いて出力電流を増幅する出力電流増幅回路２０において出力電流を制限する電流クランプ回路１０であって、抵抗器４は、前記電流バッファＩＣ１の出力段に接続され、負荷電流制限手段は、この電流バッファＩＣ１と抵抗器４に並列に接続され、負荷電流を制限することにより、電流をクランプする。 - 特許庁

The operation of the buffer device 75 provided in the stage can prevent an eccentric abutment between a tapered recess 66 and a tapered projection 67 to improve the durability of the molds 61 and 62.例文帳に追加

また、ステージ６４に設けた緩衝装置７５の働きにより、テーパ状凹部６６とテーパ状突起６７とが偏当たりすることを防止できるので、金型６１，６２の耐久性を向上させることができる。 - 特許庁

To provide a semiconductor integrated circuit operated under the reception of a plurality of power supply voltages wherein no through-current is made to flow to a next stage circuit when no power supply voltage is applied to an input buffer.例文帳に追加

複数の電源電圧が供給されて動作する半導体集積回路において、入力バッファに電源電圧が供給されていない場合に、次段回路に貫通電流が流れないようにする。 - 特許庁

The preamplifier 110 has an input gain stage receiving a signal from an MR head 128, a thermal asperity transient correcting circuit 111, and an output buffer outputting a reader output to a read channel.例文帳に追加

本前置増幅器１１０は、ＭＲヘッド１２８からの信号を受取る入力利得段、サーマルアスペリティ過渡的状態補正回路１１１及び読取器出力を読取チャンネルへ出力する出力バッファを具備している。 - 特許庁

The gray level error erws is outputted to the buffers MB, SB, where the gray level error erws is accumulated to the gray level error having so far been obtained, and an output of each buffer is being sifted to a next stage every time the target pixel is moved.例文帳に追加

この濃度誤差ｅｒｗｓを各バッファＭＢ，ＳＢに出力し、ここでそれまでに求めた濃度誤差と累積すると共に、着目画素が移動する度に、各バッファの出力を次段にシフトして行く。 - 特許庁

Then, when the data is judged to be the printing data from the scanner 10, the transfer of the image data to an engine section 21 is started in a stage in which the image data for a prescribed band portion has been accumulated in a buffer, and the printing process is started.例文帳に追加

スキャナ１０からの印刷データであると判別した場合には、バッファに所定バンド分の画像データが蓄積された段階でエンジン部２１へ画像データの転送を開始し、印刷処理を開始する。 - 特許庁

To provide a focal plane shutter for a camera in which a driving member is braked by two successive different deforming actions by a buffer member and also a bound is suppressed in the finishing stage of exposure actuation.例文帳に追加

露光作動の終了段階において、緩衝部材が、連続した二つの異なる変形作用によって駆動部材を制動し、且つバウンドを抑止できるようにしたカメラ用フォーカルプレンシャッタを提供すること。 - 特許庁

On the main surface of a substrate 1, a pre-stage buffer layer 2', composed of an In-based compound or a Zn-based compound which are not contained in the substrate 1, is laminated as a polycrystal layer or an amorphous layer.例文帳に追加

基板１の主表面上に、基板１に含まれないＩｎ系化合物またはＺｎ系化合物を構成材料とする前段バッファ層２’を多結晶層またはアモルファス層として積層形成させる。 - 特許庁

The first buffer circuit 51A is configured such that an inverter circuit at a previous stage constituted of a PMOS transistor QP_11 and an NMOS transistor QN_11, and an inverter circuit at a post stage constituted of a PMOS transistor QP_12 and an NMOS transistor QN_12 are subjected to cascade connection, and further includes a PMOS transistor QP_13.例文帳に追加

第１バッファ回路５１Ａは、ＰＭＯＳトランジスタＱＰ_１１およびＮＭＯＳトランジスタＱＮ_１１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ_１２およびＮＭＯＳトランジスタＱＮ_１２からなる後段のインバータ回路とが、縦列接続されて構成され、更にＰＭＯＳトランジスタＱＰ_１３を備える。 - 特許庁

Since a buffer controller 9 adds padding data to an MPEG stream outputted from a video encoder/decoder 8 as shown on the top stage of the figure according to GOP data amount adjustment processing as shown in the middle stage of the figure, the head of each GOP is recorded while the head of each GOP is surely made to coincide with the boundary of a cluster.例文帳に追加

ＧＯＰデータ量調整処理によれば、図１０の上段に示すようにしてビデオエンコーダ／デコーダ８から出力されるＭＰＥＧストリームに対し、図１０中段に示すように、バッファコントローラ９によりパディングデータが追加されるので、各ＧＯＰの先頭は、必ずクラスタの境界と一致して記録されることになる。 - 特許庁

A driver amplifier 100 is an amplifier of a current outputting type in which a buffer circuit 10, which amplifies the voltage of an input signal vi by a gain 1 to obtain a current im according to the voltage, is provided as an inputting stage and a current amplifier circuit 12, which amplifies the current im by an amplification factor (m) to output, is provided as an outputting stage.例文帳に追加

ドライバアンプ100 は、入力信号v_iの電圧を利得１にて増幅してその電圧に応じた電流i_mを得るバッファ回路10を入力段として、その電流i_mを増幅率ｍにて増幅して出力する電流増幅回路12を出力段とする電流出力型の増幅器である。 - 特許庁

Each of the amplifying sections 130 includes a variable amplification stage 120 for amplifying the signal output to a pixel output line 1-6, with a gain selected from among a plurality of gains, and a buffer means 132 for amplifying the signal output from the variable amplification stage 120 and causing the holding capacitors 112s and 112n to hold the amplified signal.例文帳に追加

増幅部１３０は、画素出力線１−６に出力された信号を複数のゲインのうち選択されたゲインで増幅する可変増幅段１２０と、可変増幅段１２０から出力される信号を増幅して保持容量１１２ｓ、１１２ｎに保持させるバッファ段１３２とを含む。 - 特許庁

This buffer circuit connects a current limitation element 8 between the source of an N channel MOS transistor 7 of an initial stage inverter 1 and the line of ground potential GND, and connects a current limitation element 9 between the source of a P channel MOS transistor 10 of an initial stage inverter 2 and the line of power supply potential VCC.例文帳に追加

バッファ回路において、初段インバータ１のＮチャネルＭＯＳトランジスタ７のソースと接地電位ＧＮＤのラインとの間に電流制限素子８を接続し、初段インバータ２のＰチャネルＭＯＳトランジスタ１０のソースと電源電位ＶＣＣのラインとの間に電流制限素子９を接続する。 - 特許庁

Differential output terminals VS11, VS12 are connected to base terminals of buffer circuits Q3, Q4 of the next stage, emitter terminals are connected to diodes D1, D2, and a full wave rectifier signal VM 11 is obtained from cathode terminals connected in common.例文帳に追加

差動出力端子ＶＳ１１、ＶＳ１２は、次段のバッファ回路Ｑ３、Ｑ４のベース端子に接続されて、エミッタ端子がダイオードＤ１、Ｄ２に接続され、共通接続されたカソード端子から全波整流信号ＶＭ１１を得る。 - 特許庁

A shaping execution decision section 301 references a channel type for a cell at a pre-stage of a transmission channel interface section 206 to decide execution/non-execution of shaping and writes the cell to a cell buffer 302 when deciding the execution of shaping.例文帳に追加

シェイピング実施判定部３０１は、伝送路インタフェース部２０６の前段でセルのチャネル種別を参照してシェイピング実施／未実施の判定を行い、シェイピング実施と判断するとセルバッファ３０２に当該セルを書き込む。 - 特許庁

To provide a differential circuit and a receiving system equipped with the circuit which can output a differential power output with a fixed common mode voltage, without having a feedback configuration and include a buffer stage suitable for driving internal loading of a chip.例文帳に追加

フィードバック構成を有することなく、一定のコモンモード電圧を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びそれを備えた受信装置を提供する。 - 特許庁

A furnace chamber section 10 has an inner box 10a as a furnace, and an outer box 10b as a sand buffer, a net body 11 is horizontally disposed at a middle stage in the inner box 10a, and a ventilation pipe 12 is disposed at its lower face, and an exhaust pipe 13 is disposed above it.例文帳に追加

炉室部１０は炉となる内箱１０ａと砂詰め緩衝体となる外箱１０ｂを有し、内箱１０ａには中段に網体１１を横架し、その下面には通気管１２を、上方には排気管１３を配設する。 - 特許庁

A delay-stage detecting circuit 14 detects the number of delay stages of a buffer, through which the output signal of a digital variable delay line 12 is delayed one cycle behind a basic clock CLKref, from the phase detection result of a phase detector 13.例文帳に追加

遅延段検出回路１４は、位相検出部１３の位相検出結果から、デジタル可変遅延ライン１２の出力信号が基本クロックＣＬＫｒｅｆから１周期遅延するバッファの遅延段数を検出する。 - 特許庁

A high potential-side supply voltage Vdd2 of an inverter 33 in the final stage out of inverters 31 to 33 in plural stages which constituted a buffer circuit in the driver circuit is set to a value lower than a high potential- side supply voltage Vdd1 of the other inverters 31 and 32.例文帳に追加

ドライバ回路内のバッファ回路を構成する複数段のインバータ３１〜３３のうち、最終段のインバータ３３の高電位側電源電圧Ｖdd2 を他のインバータ３１，３２の高電位側電源電圧Ｖdd1 よりも低く設定する。 - 特許庁

In an oven tower (TB) 48 on the downstream side, cooling units (COL) 59, 60 and an adhesion unit (AD) 62 are stacked in multiple stages on a carrying-out pass unit (PASS) 58, and a buffer unit (BUF) 66 is arranged on the uppermost stage of the tower.例文帳に追加

下流側のオーブンタワー（ＴＢ）４８では、搬出用パスユニット（ＰＡＳＳ）５８の上に冷却ユニット（ＣＯＬ）５９，６０およびアドヒージョンユニット（ＡＤ）６２が多段に積み重ねられ、タワー最上段にバッファユニット（ＢＵＦ）６６が配置される。 - 特許庁

To simply and accurately grasp a storage data quantity of a buffer memory without incurring a large-sized circuit scale and a high cost of an image pickup device even when a clock for processing image coding is asynchronous with a clock used by equipment in a post-stage.例文帳に追加

画像符号化処理用のクロックと後段の装置が使用するクロックとが非同期でも、回路規模の大形化や撮像装置の高価格化を招くことなく、簡単かつ正確にバッファメモリの蓄積データ量を把握できるようにする。 - 特許庁

Under this control, a shift in output timing of a buffer of a final stage due to the characteristic variation of the transistor is suppressed small to suppress variation in pulse width of a write scanning signal WS and then variation in mobility correction period.例文帳に追加

この制御により、トランジスタの特性変化に起因する最終段のバッファの出力タイミングのシフトを小さく抑えることで、書込み走査信号ＷＳのパルス幅の変動、ひいては、移動度補正期間の変動を抑える。 - 特許庁

Hydrogen gas supplied from the entrance 24 of the fuel passages branches from a main passage 44 on supply side and is supplied to the fuel passages 32 of each stage and is introduced to the buffer passage 42 by merging at a main passage 45 on exhaust side.例文帳に追加

燃料流路入り口２４から供給された水素ガスは、供給側主流路４４から分岐して各段の燃料流路３２に供給され、排出側主流路４５で合流してバッファ流路４２に導かれる。 - 特許庁

To realize miniaturization with a simple mechanism by providing a standby tray as a buffer mechanism on an upper stage of a treatment tray in a device for post-treating the sheet fed from an image formation device and the standby tray used for this device.例文帳に追加

画像形成装置から送られたシートを後処理する装置及びこの装置に用いられる待機トレイに関し、処理トレイの上段にバッファ機構としての待機トレイを設けることで、簡単な機構で、コンパクト化出来る。 - 特許庁

To provide a musical sound generating device which generates sound of high quality while avoiding generation of noise and outputting old musical sound waveform data even when reducing the capacity of a storage means of a ring buffer or the like to be arranged in the pre-stage of a digital-analog converter.例文帳に追加

デジタルアナログ変換器の前段に配置するリングバッファなどの記憶手段の容量を小さくした場合でも、ノイズの発生や古い楽音波形データを出力することを回避して、高い音質の楽音を発生する。 - 特許庁

To suppress the evaporation of moisture by reducing an area of a liquid surface of ink while securing a large space in an upper part of a buffer tank, and to suppress an erroneous determination on the remaining quantity of the ink by separating the liquid surface of the ink from an electrode in an early stage.例文帳に追加

バッファタンクの上部に大きい空間を確保しつつインク液面の面積を小さくして、水分の蒸発を抑制すると共に、インク液面を電極から早期に離間させ、インク残量の誤判定を抑制する。 - 特許庁

In an oven tower (TB) 44 on the upstream side, heating units (DHP) 51, 52 and an adhesion unit (AD) 54 are stacked in multiple stages on a carrying-in pass unit (PASS) 50, and a buffer unit (BUF) 66 is arranged on the uppermost stage of the tower.例文帳に追加

上流側のオーブンタワー（ＴＢ）４４では、搬入用パスユニット（ＰＡＳＳ）５０の上に加熱ユニット（ＤＨＰ）５１，５２およびアドヒージョンユニット（ＡＤ）５４が多段に積み重ねられ、タワー最上段にバッファユニット（ＢＵＦ）６６が配置される。 - 特許庁

In the membrane separation apparatus for separating and concentrating the useful gas component in the mixed gas containing the useful gas component, a buffer tank for relaxing the fluctuations in the concentration of the useful gas in the mixed gas is provided to the front stage of the membrane module, especially a buffer tank filled with an adsorbent having the adsorbing capacity of the useful gas component is provided.例文帳に追加

有用ガス成分を含む混合ガス中の前記有用ガス成分を膜モジュールを用いて分離濃縮する膜分離装置において、前記膜モジュールの前段に、前記混合ガス中の有用ガス成分の濃度変動を緩和するためのバッファタンク、特に、前記有用ガス成分の吸着能力を有する吸着剤を充填したバッファタンクを設ける。 - 特許庁

A block information control unit 4 which calculates fringe parameter information used to select a context from a binary symbol converted by a binarization conversion unit 3 is provided at a former stage of an intermediate buffer 6 and the fringe parameter information calculated by the block information control unit 4 is provided to a probability distribution estimate value calculation unit 7 through the intermediate buffer 6.例文帳に追加

２値化変換部３により変換された２値シンボルからコンテクストの選択に用いる周辺パラメータ情報を算出するブロック情報制御部４を中間バッファ６の前段に備え、中間バッファ６を介して、ブロック情報制御部４により算出された周辺パラメータ情報を確率分布推定値計算部７に提供するように構成する。 - 特許庁

In the analog output module configured to output analog signals of multiple systems from a D/A converting means of multiple systems, a buffer for temporarily storing conversion output data is provided in a former stage of each D/A converting means, and the conversion output data are synchronously loaded to each D/A conversion means via the buffer.例文帳に追加

複数系統のＤ／Ａ変換手段から複数系統のアナログ信号を出力するように構成されたアナログ出力モジュールにおいて、前記各Ｄ／Ａ変換手段の前段に変換出力データを一時的に格納するバッファを設け、前記バッファを介して前記各Ｄ／Ａ変換手段に同時に変換出力データをロードすることを特徴とするもの。 - 特許庁

A bypass switching means 30 transfers the data in the N buffer of the means 80, when an error detecting means 20 does not detect a failure of the means 60, to a lower device control circuit 11 on the subsequent stage, or transfers the data in the B buffer of the means 80 to the circuit 11 when the means 20 detects a failure of the means 60.例文帳に追加

バイパス切替手段３０は、エラー検出手段２０がデータ処理手段６０の障害を検出していない場合にはデータ格納手段８０のＮバッファのデータを、エラー検出手段２０がデータ処理手段６０の障害を検出している場合にはデータ格納手段８０のＢバッファのデータを、次段の下位装置制御回路１１に転送する。 - 特許庁

Till the flag 232b is not detected by the area sensor 226 in the state that the flag 232c is detected by the area sensor 225, buffer operation in a buffer unit 140 is prohibited in a stage that the stack tray 128 is lowered, and after delivering the sheet bundle from a handling tray 129 to the stack tray 128, following sheets are received and stacked on the handling tray 129.例文帳に追加

フラグ２３２ｃがエリアセンサ２２５に検知された状態でフラグ２３２ｂがエリアセンサ２２６によって検知されなくなるまでスタックトレイ１２８が下降した段階で、バッファユニット１４０におけるバッファ動作が禁止されて、処理トレイ１２９からスタックトレイ１２８へシート束を排出した後に、後続のシートを受け入れて処理トレイ１２９へ積載する。 - 特許庁

A buffer capacity monitoring part 109 monitors the capacity of the preceding stage buffer part 101 on the basis of values set in an upper limit threshold register part 107 and a lower limit threshold register part 108, and adds/ subtracts values held in a CLK increase register part 105 and a CLK decrease register part 106 to/from a value set in the data transfer interval register part 103.例文帳に追加

また、バッファ容量監視部１０９において、上限閾値レジスタ部１０７及び下限閾値レジスタ部１０８に設定された値を基に前記前段バッファ部１０１の容量を監視し、前記データ転送間隔レジスタ部１０３に設定された値からＣＬＫ増加レジスタ部１０５及びＣＬＫ減少レジスタ部１０６に保持された値を加算減算する。 - 特許庁

A delay adjusting cell for adjusting the delay time of signals in a semiconductor integrated circuit using a buffer comprises an input stage A for shaping input signals, a delay adjuster D for delaying the shaped signals utilizing the crosstalk delay, and an output stage E for shaping output signals from the delay adjuster D.例文帳に追加

半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、入力される信号を整形する入力段Ａと、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部Ｄと、遅延調整部Ｄから出力された信号を整形する出力段Ｅと、を備える。 - 特許庁

The second high-frequency amplifying circuit 102 is designed so as to efficiently amplify high-frequency signals of 70 to 80 MHz band with small electric power, and a low-pass filter 10 which is equipped with a built-in buffer resistor at its pre-stage and serves as an FM band filter whose pass band is 70 to 80 MHz is arranged at the signal input stage of the amplifying circuit 102.例文帳に追加

第２の高周波増幅回路１０２は７０〜８０ＭＨｚの帯域の高周波信号を低電力で効率よく増幅する様に設計されており、その信号入力段には７０〜８０ＭＨｚを通過帯域とするＦＭ帯域通過用の、前段にバッファ抵抗を内蔵したローパスフィルタ１０が配置されている。 - 特許庁

When the terminating resistance is connected, the equipment is in the final stage of a cascade connection, so the signal from the transmitting buffer 5 is outputted to the output terminal 8; when the terminating resistance is not connected, the equipment is in an intermediate stage of the cascade connection, so the interlocking switching means 6 is put in operation so that the through signal is outputted.例文帳に追加

終端抵抗接続時には、機器は縦続接続における最終段であることから、送信バッファ５からの信号が信号出力端子８に出力され、終端抵抗未接続時には、機器は縦続接続における中間段であることから、スルー信号が出力するよう、連動する切換手段６を動作させる。 - 特許庁

A current linear variable circuit 1, provided with semiconductor switches SW_1 to SW_m (of a size smaller than that of the output stage semiconductor switches) mounted parallel (in a ladder shape) and a delay circuit plus a buffer at the pre-stage of each gate, functions as a constant-current source for obtaining a linear current and as a kind of low-pass filter as well.例文帳に追加

電流線形可変回路１は、並列（梯子状）に設置された半導体スイッチＳＷ１〜ＳＷｍ（前記出力段半導体スイッチよりも小さいサイズの半導体スイッチ）を備え、かつ各ゲートの前段に遅延回路とバッファとを備えて、線形の電流を得るための定電流源として機能すると共に、一種のローパスフィルターとしても機能する。 - 特許庁