「drain channel」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A semiconductor has a transistor in longitudinal trench gate structure having a high-density drain area, a low-density drain area, a channel area, and a source area formed one after another; and the bottom of a gate conductor layer is positioned in a boiled-up layer formed by diffusing impurities from the high-density drain area to the adjacent low-density drain area.例文帳に追加

高濃度ドレイン領域、低濃度ドレイン領域、チャネル領域、ソース領域が順次形成された縦型のトレンチゲート構造のトランジスタを有する半導体装置であって、前記高濃度ドレイン領域から隣接する低濃度ドレイン領域に不純物が拡散して形成される沸き上がり層にゲート導体層の底部を位置させる。 - 特許庁

The semiconductor comprises a source part and a drain part formed by using a selective epitaxial growth technique in a source region and a drain region, respectively, formed on a semiconductor substrate and a MOS transistor equipped with a channel region provided therebetween, wherein the height of the source part formed by the selective epitaxial growth from the channel region is different from that of the drain part.例文帳に追加

本発明は、半導体基板に形成されたソース領域とドレイン領域をそれぞれ選択エピタキシャル成長技術を用い成長させて形成したソース部とドレイン部とそれらの間に設けられたチャネル領域を備えたＭＯＳトランジスタを備え、前記選択エピタキシャル成長によって形成されたソース部とドレイン部の前記チャネル領域からの高さが異なることを特徴とする。 - 特許庁

While a p-channel MISFET is covered with a mask layer RM, ion (including at least a kind of F, Si, C, Ge, Ne, Ar, and Kr) is implanted to the n-type source region and n-type drain region of n-channel MISFET.例文帳に追加

マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。 - 特許庁

A non-volatile memory cell comprises a substrate, a source, a drain having a channel region, and a gate insulated on the channel region by a nonconductive charge trap material interposed in between a first and a second silicon dioxide layers.例文帳に追加

非揮発性メモリセルは、基板と、ソースと、チャネル領域を備えるドレインと、第１および第２二酸化シリコン層に挟まれた非導電性チャージトラップ材によりチャネル領域上で絶縁されたゲートと、からなる。 - 特許庁

While a P-channel type MISFET is covered by a mask layer RM, ion (at least one of F, Si, C, Ge, Ne, Ar, and Kr is included) is implanted into an N-type source region and an N-type drain region of N-channel type MISFET.例文帳に追加

マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。 - 特許庁

A substrate potential region 11b is formed by an N type well 5 at a location in a channel length direction with respect to a gate electrode 17 and sandwiched in a channel width direction by drain regions 11d, 11d.例文帳に追加

ゲート電極１７に対してチャネル長方向の位置であってチャネル幅方向でドレイン領域１１ｄ，１１ｄに挟まれた位置のＮ型ウェル５によって基板電位用領域１１ｂが形成されている。 - 特許庁

An amorphous silicon layer is patterned to form a filtering channel 63 for connecting an active layer region containing a crystallization source region 60, a source region 64, a channel region under a gate electrode 65, and a drain region 66.例文帳に追加

アモルファスシリコン層をパターニングし、結晶化ソース領域６０とソース領域６４、ゲート電極６５下部のチヤネル領域、及びドレイン領域６６を含む活性層領域を連結するフィルタリングチャンネル６３を形成する。 - 特許庁

The semiconductor layer has a channel region, a heavily doped impurity region functioning as a source region and a drain region, and a lightly doped impurity region formed between the heavily doped impurity region and the channel region.例文帳に追加

半導体層は、チャネル領域と、ソース領域およびドレイン領域として機能する高濃度不純物領域と、高濃度不純物領域とチャネル領域との間に形成された低濃度不純物領域とを有する。 - 特許庁

This thin-film transistor, equipped with a sub gate and a Schottky source/ drain, can operate in modes of the two kinds of an n-channel and a p-type channel, on the same transistor by the bias voltage of the sub gate.例文帳に追加

サブゲート及びショットキーソース／ドレインを備えた本発明の薄膜トランジスタは、サブゲートのバイアス電圧により、同一のトランジスタ部品上で、ｎ型チャネルとｐ型チャネルとの２種類のモードで動作することができる。 - 特許庁

To provide a trench gate type semiconductor device capable of improving a switching characteristic while maintaining a suppression effect of a short channel effect and high breakdown characteristics between a gate and a drain, by improving the difficulty in inversion of a channel.例文帳に追加

チャネルが反転し難くなることを改善することにより、短チャネル効果の抑制効果と、ゲート・ドレイン間の高耐圧特性とを維持しつつ、スイッチング特性を良好にできるトレンチゲート型半導体装置提供する。 - 特許庁

To provide a semiconductor apparatus having a source-drain region in which a semiconductor layer that generates sufficient distortion in a channel region is buried, without reducing short channel characteristics, and to provide a method of manufacturing the same.例文帳に追加

短チャネル特性を低下させることなく、チャネル領域に十分な歪みを生じさせることのできる半導体層が埋め込まれたソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。 - 特許庁

In the channel region 111, an impurity density in a first region near the drain region 107 is lower than an impurity density in a second region other than the first region in the channel region 111.例文帳に追加

チャネル領域１１１において、ドレイン領域１０７近傍の第１領域における不純物濃度は、チャネル領域１１１における第１領域以外の第２領域における不純物濃度に比べて低い。 - 特許庁

An integrated circuit fabricated in a single silicon substrate includes a high-voltage output transistor having source and drain regions separated by a channel region, and a gate disposed over the channel region.例文帳に追加

単一のシリコン基板上に作製された集積回路は、チャネル領域によって分離されたソース領域及びドレイン領域と、チャネル領域上に配置されたゲートを有する高電圧出力トランジスタを含んでいる。 - 特許庁

The semiconductor device comprises a pair of source/drain regions 4 formed on a substrate 1 so as to sandwich a channel region 3, and a gate electrode 6 formed on the channel region 3 via a gate insulating film 5.例文帳に追加

この半導体装置は、シリコン基板１にチャネル領域３を挟むように形成された一対のソース／ドレイン領域４と、チャネル領域３上にゲート絶縁膜５を介して形成されたゲート電極６とを備えている。 - 特許庁

Gate electrodes 40a and 40b are formed on the channel regions 38a and 38b through the intermediary of a gate insulating layer respectively, and two N-channel DMOS transistors having the drain diffusion layer in common are formed.例文帳に追加

各チャネル領域３８ａ，３８ｂ上にはゲート絶縁膜を介してそれぞれのゲート電極４０ａ，４０ｂが形成されて、ドレイン拡散層を共通とする２つのＮチャネルＤＭＯＳトランジスタが構成されている。 - 特許庁

The high pressure resistant MOS type transistor comprises a p-type semiconductor substrate 100, a channel region 108, an n-type extended drain region which is formed on the substrate 100 through the channel region 108, and an n-type source region 102.例文帳に追加

高耐圧ＭＯＳ型トランジスタは、ｐ型の半導体基板１００の上部にチャネル領域１０８を挟んで形成されたｎ型の延長ドレイン領域１０１及びｎ型のソース領域１０２を有している。 - 特許庁

According to the structure of the curb-cum-drain gutter unit, the channel section 3 is formed with: engaged bodies 12 protruding inward and having ribs 13; and restriction bodies 15 protruding inward and having hole portions 17a, 17b penetrating in a longitudinal direction of the channel section 3.例文帳に追加

水路部３に、内方に向け突設されリブ１３を有する被係合体１２と、内方に向け突設され水路部３の長手方向に貫通する孔部１７ａ，１７ｂを有する規制体１５とを設ける。 - 特許庁

A main channel 14 in the peripheral direction is provided at the center of a tread 12, and a plurality of inclined channels 16 extending up to a tread end 12A from the main channel 14 in the peripheral direction are provided to form a directional pattern having excellent water drain property.例文帳に追加

トレッド１２の中央に周方向主溝１４を設け、この周方向主溝１４からトレッド端１２Ａに延びる傾斜溝１６を複数設けて排水性に優れた方向性パターンとする。 - 特許庁

In a thin film transistor 1, a lightly doped impurity region 3d is formed between a source region 3a and a channel region 3c and a lightly doped region 3e is formed between a drain region 3b and a channel region 3c.例文帳に追加

ソース領域３ａとチャネル領域３ｃとの間に低濃度不純物領域３ｄが形成され、ドレイン領域３ｂとチャネル領域３ｃとの間に低濃度不純物領域３ｅが形成さている。 - 特許庁

Moreover, this device is to be structured, so that the width direction of a channel 13 formed of the parallel source electrodes 11 and drain electrodes 12 is parallel to the source wiring, and also, the channel width is about the same as the long side length of the pixel opening part.例文帳に追加

また、平行なソース電極とドレイン電極とから形成されるチャネル１３の幅方向がソース配線と平行で、かつ、そのチャネルの幅が画素開口部の長辺の長さと同程度となるよう構成する。 - 特許庁

To gather holes, potential lower than a drain electrode 006 that is the potential of the channel part of a field effect transistor(FET) is applied to an electrode 004 created outside, and the holes that exist in an isolation region 018 of a substrate adjacent to a channel region 005 is gathered near the electrode.例文帳に追加

ｎ型の導電層を持つＦＥＴの近傍にｐ型のオーミック電極もしくは、ｎ型のショットキー電極を作成し、その電極にＦＥＴのドレイン・ソース電位以下の電位を印加する。 - 特許庁

To provide an organic FET array capable of providing good transmission characteristics which is practically sufficient by suitably coupling an organic semiconductor layer common in p-channel and n-channel with source and a drain electrode material.例文帳に追加

ｐチャネルとｎチャネルに共通の有機半導体層とソース、ドレイン電極材料の好適な組合せにより、実用上十分に良好な伝達特性を得ることが可能な有機ＦＥＴアレイを提供する。 - 特許庁

By this structure, a rising flow of water is generated at the water supply channel, and an eddy flow of water is generated at the water drain channel, a cooling water boundary layer become thin on the bottom of the power circuit device, and heat released from the power semiconductor chip can be efficiently dissipated.例文帳に追加

この構造によって、給水口では湧き上り流が、排水口では渦流が発生し、パワー回路装置底面の冷却水境界層が薄くなり、パワー半導体チップの熱が効率良く放熱される。 - 特許庁

The second drain region 23B has the same impurity concentration and diffusion depth of a conductive type as that of a channel stop region 31 (see Fig. 3) of a p-channel MOS transistor formed on a semiconductor substrate 10.例文帳に追加

第２ドレイン領域２２Ｂは、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタのチャネルストップ領域３１（図３参照）と同一の導電型の不純物濃度および拡散深さを有している。 - 特許庁

Furthermore, by applying a constant bias voltage to the gate electrodes of N and P-channel transistors, a high voltage signal level is output from a drain area connection point of N and P-channel transistors.例文帳に追加

また、ｎチャネル型トランジスタとｐチャネル型トランジスタのゲート電極に一定のバイアス電圧をかけることで、ｎチャネル型トランジスタとｐチャネル型トランジスタのドレイン領域の接続点から電圧レベルの高い信号を出力する。 - 特許庁

The graphene electronic element comprises a gate electrode, a gate oxide arranged on the gate electrode, a graphene channel layer on the gate oxide, and a source electrode and a drain electrode arranged, respectively, at both ends of the graphene channel layer.例文帳に追加

ゲート電極、ゲート電極上に配置されたゲート酸化物、ゲート酸化物上のグラフェンチャネル層、グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極を備えるグラフェン電子素子。 - 特許庁

The organic thin film transistor element has a channel of organic semiconductor coupling a source electrode with a drain electrode while touching a gate insulation layer wherein the channel consists of two or more organic semiconductor layers having no compatibility.例文帳に追加

ゲート絶縁層に接して、ソース電極とドレイン電極を連結する有機半導体からなるチャネルが、互いに相溶性を有さない２以上の有機半導体層で構成される有機薄膜トランジスタ素子。 - 特許庁

In an n-channel transistor N1, a source and a back gate are earthed, a gate is connected to the input terminal IN, and drain is connected to the output terminal OUT.例文帳に追加

また、ＮチャネルトランジスタＮ１はソースおよびバックゲートを接地し、ゲートを入力端子ＩＮに接続し、ドレインを出力端子ＯＵＴに接続する。 - 特許庁

To prevent a valve disc from coming into contact with the edge of the crossing position of an outlet port, an oil supply passage and a drain channel.例文帳に追加

弁体が、出口ポートとオイル供給路およびドレン路との交差位置の縁に当接することがないオイルフィルタの出口切換弁機構を提案する。 - 特許庁

Consequently, the water flowing on the paved surface of the water drain pavement 20 is conducted into the inner drainage channel 3 through the upper water conducting port 8 in the upper face part 2b.例文帳に追加

これにより、排水性舗装２０の舗装面上を流れる水を上面部２ｂの上部導水口８を介して内部排水路３内に導く。 - 特許庁

An n-channel MOSFET equipped with an LDD region or an extension region 8 inside source/drain regions is obtained through a following method.例文帳に追加

以下の方法で、ソース・ドレイン領域７の内側にＬＤＤ領域またはエクステンション領域８を有する構造の、ｎチャネル型ＭＯＳＦＥＴを得る。 - 特許庁

The impurity of the same conductive type, as a well 201, is doped in a channel region between source/drain diffusing layers 205 so as not to contact the diffusing layers 205.例文帳に追加

ソース／ドレイン拡散層２０５の間のチャネル領域に、ウェル２０１と同導電型の不純物を拡散層２０５と接触しないようにドーピングする。 - 特許庁

To provide a side channel thin-film transistor (TFT), capable of simultaneously and collectively forming three electrodes of source, drain and gate, its manufacture and a flat panel display device.例文帳に追加

ソース、ドレイン、ゲートの３つの電極を同時に一括形成できるサイドチャネルＴＦＴおよびその製造方法並びに平面表示装置を提供する。 - 特許庁

Each memory cell (15) has two separated floating gates (40a, 40b) capable of storing charges, and source/drain regions (52a, 52b) separated by a channel.例文帳に追加

各メモリセル（１５）は、電荷を蓄積できる２つの離間した浮遊ゲート（４０ａ、４０ｂ）と、チャンネルにより離間されたソース／ドレイン領域（５２ａ、５２ｂ）を持つ。 - 特許庁

To provide a semiconductor device that suppresses generation of short-channel effects while suppressing an increase in parasitic resistance of a source-drain region, and a method of manufacturing the same.例文帳に追加

ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供する。 - 特許庁

To provide channel regions and source/drain regions whose characteristics are uniform, while reutilizing a semiconductor substrate obtained after peeling its semiconductor layers.例文帳に追加

半導体層を剥離後の半導体基板を再利用しつつ、特性が均一なチャネル領域とソース／ドレイン領域とを提供することを課題とする。 - 特許庁

Consequently, a fine p-type channel region 5 is formed between the source region 6 and a low-concentration drain region 4 in a self-aligning way.例文帳に追加

これによって、高濃度ソース領域６と低濃度ドレイン領域４との間に自己整合的に微細なｐ型のチャネル領域５を形成する。 - 特許庁

An n-channel depletion starting transistor Q6 is provided and its drain is connected to a power supply terminal 1a together with drains of transistors Q3 and Q4.例文帳に追加

Ｎチャネル・デプレション型の起動用トランジスタＱ６を設け、そのドレインはトランジスタＱ３、Ｑ４のドレインと共に電源供給端子１ａに接続する。 - 特許庁

Thereafter, a p^+-type source region 10 and a drain region 11 are formed as self-aligned with the gate electrode 7, and thus a p-channel MIS transistor is obtained.例文帳に追加

この後、ゲート電極７に対して自己整合的にｐ^+ 型のソース領域１０およびドレイン領域１１を形成し、ｐチャネルＭＩＳトランジスタを形成する。 - 特許庁

A first silicon oxide film, a silicon nitride film, and a second silicon oxide film are deposited in this sequence from the lower side to the region including the vertical transfer channel, gate, and upper part of drain.例文帳に追加

垂直転送チャネル、ゲート、ドレイン上方を含む領域に、第１酸化シリコン膜、窒化シリコン膜、第２酸化シリコン膜を下からこの順に堆積する。 - 特許庁

An n-type channel region 36 is formed on a surface layer of the base region 34 between the source region 35 and the drain layer 33 so as to realize a normally-on type.例文帳に追加

ソース領域３５とドレイン層３３間のベース領域３４の表面層には、ノーマリ・オン型とするために、ｎ型チャネル領域３６が形成されている。 - 特許庁

A step resist having a different thickness is formed of a second region 156, a channel precursor 161a, and a source/drain precursor 165a by using one halftone mask.例文帳に追加

１つのハーフトーンマスクを用いて、第２領域１５６とチャネル前駆体１６１ａとソース・ドレイン前駆体１６５ａとで膜厚の異なる段差レジストを形成する。 - 特許庁

A reference voltage feeding n-channel transistor NO1 has a drain connected to a terminal TVDD, a gate connected to a reference voltage terminal REF and a source connected to a contact ND5.例文帳に追加

基準電圧供給用NチャネルトランジスタN01は、ドレインが端子TVDDに接続され、ゲートが基準電圧端子REFに、ソースが接点ND5に接続されている。 - 特許庁

To provide a complete depletion type SOI-MOS transistor which can enhance throughput, suppress short channel effect, and reduce source/drain resistance, and to provide its manufacturing method.例文帳に追加

スループットを向上させ、短チャネル効果を抑制しソースドレイン抵抗の低い完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法を提供する。 - 特許庁

Then, part of the channel layer CL and that of the drain layer DL are eliminated using the side wall spacers (SWS) as a mask to form a trench for the trench gate.例文帳に追加

次いで、側壁スペーサＳＷＳをマスクとしてチャネル層ＣＬの一部およびドレイン層ＤＬの一部を除去し、トレンチゲート用の溝を形成する。 - 特許庁