「gate delay」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a decoder which communicates with a turbo-code encoder, and reduces a delay time and a gate size.例文帳に追加

ターボ符号の符号器と通信する復号器で、遅延時間を減らし、ゲート規模を縮小する。 - 特許庁

Delay gate circuits 21 to 23 are each designed to output a clock signal for a cycle after being made to be sequentially delayed.例文帳に追加

遅延ゲート回路２１〜２３は、周期分のクロック信号を順次遅延させて出力する。 - 特許庁

Reduction of the number of gate delay is compatible with use of the address signal as a clock.例文帳に追加

ゲート遅延の数の減少は、クロックとしての上記アドレス信号の使用と両立され得る。 - 特許庁

In general, the delay matching circuit can include a propagation gate multiplexer having particular configuration.例文帳に追加

一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。 - 特許庁

Output of each stage of the delay element chain 24 are taken out in parallel synchronizing with the pulse CKP by a transfer gate 26 and inputted to delay elements of each stage of the delay element chain 25.例文帳に追加

遅延素子チェーン２４の各段出力は転送ゲート２６によりパルスＣＫＰに同期して並列に取り出され、遅延素子チェーン２５の各段遅延素子に入力される。 - 特許庁

To provide a semiconductor integrated circuit device that can reduce the pulse width with a delay smaller than a delay of a logic gate circuit.例文帳に追加

ロジックゲート回路の遅延量よりも小さい量でパルス幅を縮小することが可能な半導体集積回路装置を提供すること。 - 特許庁

The delay time difference among signals passing through the multi-input logic gate circuit is changed in the delay step of the minimum unit depending on an input terminal used for the multi-input logic gate circuit.例文帳に追加

多入力論理ゲート回路の使用する入力端子の違いに応じて、多入力論理ゲート回路内を通過する信号の遅延時間差が上記最小単位の遅延ステップで変化する。 - 特許庁

An OR gate outputs a regenerated clock signal by an OR operation of a signal output from the XOR gate and a second delay signal.例文帳に追加

ＯＲゲートはＸＯＲゲートから出力される信号と第２遅延信号をＯＲ演算して再生されたクロック信号とを出力する。 - 特許庁

To solve the problem that the delay of voltage change is generated due to the PN junction between the two kinds of gate electrodes of a double gate structure, and that a high speed operation is interrupted.例文帳に追加

ダブルゲート構造の２種類のゲート電極部間のＰＮ接合によって電圧変化の遅延が生じ、高速動作を阻害する。 - 特許庁

Signal level determining units 4, 6 determine the signal level in each gate, based on FFT processing results outputted respectively from the advance gate processing part 1 and the delay gate processing part 3.例文帳に追加

信号レベル判定器４及び６は、進みゲート処理部１及び遅れゲート処理部３それぞれから出力されるＦＦＴ処理結果をもとに各ゲート内の信号レベルを判定する。 - 特許庁

For example, in case delay occurs between the operation timing of a switching element Q4 to a gate signal G4 and the operation timing of a switching element Q1 to a gate signal G1, it controls the output timing of the gate signal G1 by the amount of its delay time.例文帳に追加

例えば、ゲート信号Ｇ４に対してスイッチング素子Ｑ４の動作タイミングと、ゲート信号Ｇ１に対してスイッチング素子Ｑ１の動作タイミングとに遅延が発生する場合は、その遅延時間分だけゲート信号Ｇ１の出力タイミングを遅らせている。 - 特許庁

When a delay time set circuit 44 and the first delay path 16 are supplied with the pulse train, a gate 52 is controlled to start pulse train supply to the second delay path 18 following to the loading of the delay data to the second delay path 18 and then pulse train supply to the first delay path 16 is stopped.例文帳に追加

遅延時間設定回路４４、第１遅延パス１６にパルス列が供給されているときに、第２遅延パス１８に遅延データをロードするのに続いてゲート５２を制御して第２遅延パス１８にパルス列の供給を開始した後、第１遅延パス１６へのパルス列の供給を停止させる制御を行う。 - 特許庁

To first and second delay circuits 10, 30, first and second selectors 11, 31 are connected to select and output one of the output signals of delay element stages, respectively, an AND gate 12 is disposed to receive the input signal of the delay circuits and the delay signal of the selector 11, and the output of the AND gate is set as the input signal of the delay circuit 30.例文帳に追加

第１及び第２の遅延回路１０，３０毎に、各遅延素子段の出力信号のいずれかを選択して出力する第１及び第２のセレクタ１１，３１を接続し、遅延回路の入力信号とセレクタ１１の遅延信号とを入力するＡＮＤゲート１２を設け、ＡＮＤゲートの出力を遅延回路３０の入力信号とする。 - 特許庁

To provide a variable delay circuit that can conduct a function test of a selector even when a delay by a logic gate is small without increasing number of components of the circuit.例文帳に追加

使用素子数を増大させることなく、論理ゲートの遅延が小さい場合でもセレクタの機能試験が行えるようにした可変遅延回路を提供する。 - 特許庁

Not only delay values but also the value of the dispersion (standard deflection) of the delay values are stored in a circuit component library 10 constituted of a basic gate for operating logical synthesis.例文帳に追加

論理合成を行うための基本ゲートなどからなる回路部品ライブラリ１０に遅延値だけではなく遅延値の分散（標準偏差）の値を持たせる。 - 特許庁

To generate a list for a logic gate, a signal line and a signal propagation path having the possibility of generating a delay failure and disconnection (accompanying the delay failure).例文帳に追加

遅延故障や断線故障（遅延故障を伴う）が起る可能性のある論理ゲートや信号線および信号伝搬パスのリストを生成可能とする。 - 特許庁

By providing thus configured standard cell, the ratio of a gate delay in a delay time in the function circuit can be relatively increased.例文帳に追加

このような構成のスタンダードセルにすることで、機能回路における遅延時間のうち、ゲート遅延の占める割合を相対的に高めることができる。 - 特許庁

A unit delay simulator 4 is actuated first and the gate and wires of the logic circuit are estimated to a uniform delay time to find answer output to a test pattern.例文帳に追加

当初、ユニット遅延シミュレータ４を起動し、論理回路のゲートおよび配線を一律の遅延時間に見積もってテストパタンに対する応答出力を求める。 - 特許庁

A gate circuit 3 outputs a pulse having the time width corresponding to a delay time of a delay circuit 2 from rise of a clock pulse CLK generated in a microcomputer 11.例文帳に追加

ゲート回路３はマイコン１１で発生するクロックパルスＣＬＫの立ち上がりから遅延回路２の遅延時間に相当する時間幅のパルスを出力する。 - 特許庁

A delay circuit 38 creates a mask signal Vmsk which goes high upon elapsing a predetermined delay time τ after the second gate voltage Vg2 goes high.例文帳に追加

遅延回路３８は、第２ゲート電圧Ｖｇ２がハイレベルになってから所定の遅延時間τ経過後にハイレベルとなるマスク信号Ｖｍｓｋを生成する。 - 特許庁

An AND gate 54 conducts the AND operation of the output Q1 of the first delay flip flop 51 and the output Q2 of the second delay flip flop 52.例文帳に追加

５４は第１の遅延フリップフロップ５１の出力Ｑ１と第２の遅延フリップフロップ５２の出力Ｑ２との論理積演算を行なうＡＮＤゲートである。 - 特許庁

Moreover, operations are made to stop the supply of a scanning selection voltage from a gate driver, to control the delay of output current capability suppress and to control the delay of an opposite reversal voltage.例文帳に追加

また、ゲートドライバからの走査選択電圧の供給停止、出力電流能力抑制の遅延制御、対向反転電圧の遅延制御を行う。 - 特許庁

To provide an LSI (Large Scale Integration) capable of monitoring gate delay without using a temperature sensor or a voltage sensor.例文帳に追加

温度センサや電圧センサを用いずに、ゲート遅延をモニタすることができるＬＳＩを提供する。 - 特許庁

The storing section 1 stores a gate level net list 11, a timing restriction 12 and a delay table 13 in advance.例文帳に追加

記憶部１は、ゲートレベルネットリスト１１、タイミング制約１２及び遅延テーブル１３が予め記憶される。 - 特許庁

A delay path region where a gate element lowered in threshold voltage is applied is limited to a range from the maximum delay value 23 (faster than this) before a gate element lowered in threshold voltage is applied to the new maximum delay value 24 (slower than this) when a gate element lowered in threshold voltage is applied.例文帳に追加

低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値２３から（これより高速で）これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値２４までの（これより遅い）範囲にある遅延パスに限定する。 - 特許庁

To minimize delay of rising of gate voltage potential in a switching circuit having circuitry for maintaining the gate voltage potential of a transistor below a threshold potential.例文帳に追加

トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるスイッチング回路において、ゲート電位の立ち上がりの遅延を抑制すること等。 - 特許庁

Thereby, the diode 10 is electrically conducted, an electric current is supplied to the gate line end from the Vdc, and the delay of the gate signal can be compensated.例文帳に追加

これにより、ダイオード１０が導通してＶｄｃからゲートライン端部に電流が供給されることにより、ゲート信号の遅延を補償できる。 - 特許庁

Voltage detectors I1-In detect peak voltages between both ends of elements when semiconductor elements SW1-SWn are turned on and turned off, and time delay generators 21-2n delay a gate signal by set delay times, and apply the delayed gate signals to the respective semiconductor elements.例文帳に追加

電圧検出器１_1〜１_nは各半導体素子ＳＷ_1〜ＳＷ_nのターンオン時及びターンオフ時の素子両端のピーク電圧をそれぞれ検出し、時間遅れ発生器２_1〜２_nはゲート信号を設定される遅れ時間だけ遅らせて各半導体素子に印加する。 - 特許庁

A CPU 10 sets the amount of respective delays of: a DSP (Data Sector Pulse) generation circuit 91; a delay circuit 101 for adjusting the timing of the read gate RG; and a delay circuit 102 for adjusting the timing of the write gate WG.例文帳に追加

ＣＰＵ１０は、ＤＳＰ生成回路９１、リードゲートＲＧのタイミングを調整する遅延回路１０１、及びライトゲートＷＧのタイミングを調整する遅延回路１０２のそれぞれの遅延量を設定する。 - 特許庁

The pulse time difference encoding circuit comprises a pulse circulation circuit having a series connection of 2^n-1 NOT gates and one NOR gate where 2^n-2 NOT gates excepting the final stage and the NOR gate are connected in ring, delay time is equalized in all NOT gates and delay time of the NOR gate is set two times as long as that of the NOT gate.例文帳に追加

直列接続された２^ｎ−１個のノットゲートと１つのノアゲートとを有し、最終段を除く２^ｎ−２個のノットゲートとノアゲートとがリング状に接続され、全てのノットゲートの各遅延時間は等しくされ、ノアゲートの遅延時間はノットゲートの遅延時間の２倍とされたパルス周回回路を備える。 - 特許庁

To solve the problem of gate delay which is caused by increasing gate resistance and parasitic capacitance, without damages to a gate insulating film 17, relating to a TDMOS transistor where a first gate electrode 2, and the like, are provided in a linear long trench 1 via the gate insulating film 17.例文帳に追加

長い直線状のトレンチ１内に、ゲート絶縁膜１７を介して第１ゲート電極２等を有するＴＤＭＯＳトランジスタについて、増大するゲート抵抗と寄生容量に基づくゲート遅延の問題を、ゲート絶縁膜１７に損傷を与えることなく改善する。 - 特許庁

An electronic endoscope device for connecting electronic endoscopes 10 having different length with a processor device 12 is provided with a reference delay amount generating circuit 24 which generates a signal with rough reference delay amounts and a small delay amount generating circuit 26 which generates a signal with shorter delay amounts than the reference delay amounts by using a gate delay element or the like.例文帳に追加

異なる長さを持つ電子内視鏡１０をプロセッサ装置１２に接続する電子内視鏡装置において、大まかな基準遅延量の信号を発生する基準遅延量発生回路２４と、ゲート遅延素子等を用いて上記基準遅延量よりも短い遅延量の信号を発生する小遅延量発生回路２６とを備える。 - 特許庁

On the basis of the calculated delay amount, timing of a gate signal for enabling a noise canceler is adjusted.例文帳に追加

この、算出された遅延量に基づいて、ノイズキャンセラをイネーブルするためのゲート信号のタイミングを調整する。 - 特許庁

On the occurrence of a delay, the switch 30 is turned off, and the gate voltage of the FET 12 is supplied from the capacitor 31.例文帳に追加

遅延発生時にスイッチ３０をオフにし、ＦＥＴ１２のゲート電圧をコンデンサ３１から供給する。 - 特許庁

To solve a problem of transfer speed delay caused by considerable gate wiring resistance in association with an increase in an area.例文帳に追加

大面積化に伴い、ゲート配線抵抗が無視できなくなり、転送速度の遅延といった問題を生じる。 - 特許庁

An AND gate 55 conducts the AND operation of the inverted output *Q1 of the first delay flip flop 51 and the inverted output *Q2 of the second delay flip flop 52.例文帳に追加

５５は第１の遅延フリップフロップ５１の反転出力＊Ｑ１と第２の遅延フリップフロップ５２の反転出力＊Ｑ２との論理積演算を行なうＡＮＤゲートである。 - 特許庁

In addition, the delay time as an arithmetic delay time for sending out the Register Request frame is calculated from self MACADDRESS of ONT 22 and Grant Length included in the Discovery Gate frame.例文帳に追加

また、ＯＮＴ２２の自ＭＡＣＡＤＤＲＥＳＳとＤｉｓｃｏｖｅｒｙＧａｔｅフレームに含まれるＧｒａｎｔＬｅｎｇｔｈからＲｅｇｉｓｔｅｒＲｅｑｕｅｓｔフレームを送出するための遅延時間を算出遅延時間として算出する。 - 特許庁

An output terminal (N1) of the comparator COMP2 is connected to a delay circuit DL, and an output terminal (N2) of the delay circuit DL is connected to a logical product gate circuit AND1.例文帳に追加

比較器ＣＯＭＰ２の出力端子（Ｎ１）は遅延回路ＤＬに接続され、遅延回路ＤＬの出力端子（Ｎ２）が論理積ゲート回路ＡＮＤ１に接続される。 - 特許庁

A delay circuit 13 makes a delay for a time until the operation of the relay switch in the negative voltage generating part 11 is completed, and sends gate conditions to a clamping execution trigger generating part 14.例文帳に追加

遅延回路部１３は，マイナス電圧生成部１１でのリレースイッチの動作が完了する時間分遅延して，ゲート条件をクランプ実行トリガ生成部１４に送る。 - 特許庁

When an output of a NAND gate 11 goes to the 'Lo' after a delay time of a delay buffer 13 after the input selection signal goes to the 'Hi', the tri-state inverter 3 is enabled.例文帳に追加

トライステートインバータ３は、入力選択信号が“Ｈｉ”へ移行後の、遅延バッファ１３の遅延時間後に、ＮＡＮＤゲート１１出力が“Ｌｏ”へ移行してイネーブルになる。 - 特許庁

A delay circuit 60 imparts a predetermined delay to the output voltage Vg2' from the forced off switch SW1 and provides an output signal to the gate terminal of the synchronous rectification transistor M2.例文帳に追加

遅延回路６０は、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’に所定の遅延を与え、同期整流用トランジスタＭ２のゲート端子に出力する。 - 特許庁

The delay characteristics of the delay gate can thus be easily recontrolled by changing the layout pattern of a wiring layer which is made at the last in semiconductor manufacturing processes.例文帳に追加

半導体製造プロセスにおいて最後に作製される配線層のレイアウトパターンを変更することで、遅延ゲートの遅延特性を容易に再調整することができる。 - 特許庁

Thus, the presence or the absence of the delay of the gate turn-on signal which is given to the gate lines via the signal detection part is detected, a pulse width of logic-high interval of the clock signal is adjusted on the basis of the detection result and, thereby, the delay of the gate turn-on signal can be compensated.例文帳に追加

このように、信号検出部を介してゲート線に与えられたゲートターンオン信号の遅延の有無を検出し、その検出結果に基づいて、クロック信号のロジックハイ区間のパルス幅を調節することにより、ゲートターンオン信号の遅延を補償することが可能になる。 - 特許庁

A calculation part 201 extends the delay time when the gate clogging determination part 203 determines the occurrence of the clogging, and shortens the delay time when the delay time shortening determination part 204 determines that the delay time is shortened.例文帳に追加

演算部２０１は、ゲート噛み込み判定部２０３で噛み込みが発生していると判定されれば、前記遅延時間を延長し、遅延時間短縮判定部２０４で前記遅延時間が短縮可能であると判定されれば、当該遅延時間を短縮する。 - 特許庁

Even when the main zero detection signal A is applied to the gate 104 a propagation delay time later, a whole zero detection signal C matching the sub zero detection signal B having no propagation delay time delay is applied to the sequencer 103 to substantially eliminate the propagation delay time.例文帳に追加

メイン０検出信号Ａが伝搬遅延時間遅れてゲート１０４に加わっても、伝搬遅延時間遅れのないサブ０検出信号Ｂと一致した全体の０検出信号Ｃがシーケンサ１０３に加わり、実質的に伝搬遅延時間を解消する。 - 特許庁