「gate delay」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide an array substrate wherein wiring delay is reduced and capacitance between the gate and the source of a TFT can be adjusted, and to provide its manufacturing method.例文帳に追加

本発明の目的は、配線遅延を低減させ、また、ＴＦＴのゲート・ソース間容量を調節可能なアレイ基板およびその製造方法を提供することにある。 - 特許庁

When a gate delay time is dominant, one parameter with high sensitivity to capacity is specified, and a dispersion according to this parameter is added to the RC rule file 43.例文帳に追加

ゲート遅延時間が支配的である場合には、容量に対する感度の高いパラメータを一つ特定し、そのパラメータに応じたばらつきをＲＣルールファイル４３に付加する。 - 特許庁

To provide a semiconductor integrated circuit having a skew controlling part which uses no delay gate and whose amount of skew does not vary down to an allowable value or less with lapse of time.例文帳に追加

遅延ゲートを用いない、また、スキュー量が時間経過とともに許容値以下に変動することのないスキュー制御部を有する半導体集積回路を提供する。 - 特許庁

The gate circuit 12 receives a reference clock signal 2 having a prescribed period to a clock positive input, and delays the signal 2 by a first transmission delay amount D1.例文帳に追加

ゲート回路１２は、所定の周期の基準クロック信号２をクロック正入力に受け、基準クロック信号２を第１の伝達遅延量Ｄ１だけ遅延する。 - 特許庁

Then a PPM signal of a channel selected by a switch 51 among PPM signals delayed by a delay circuit 38 resets the RS FF circuit 26 via a gate circuit 53 and a diode 54.例文帳に追加

その後、遅延回路３８で遅延されたPPM信号のうち、スイッチ５１で選択したチャンネルのPPM信号がゲート回路５３、ダイオード５４を介してRS FF回路２６をリセットする。 - 特許庁

To reduce a phase noise while increasing a speed of a lockup time by utilizing a delay of a gate of a phase difference signal outputted from a phase comparator.例文帳に追加

位相比較器から出力される位相差信号のゲートの遅延を利用することにより、ロックアップタイムの高速化を図りながら、位相ノイズの低減することができるようにする。 - 特許庁

To provide a pixel circuit capable of suppressing delay of gate pulses and also suppressing shading and formation of striped unevenness, a display device, and a manufacturing method of a display device.例文帳に追加

ゲートパルスの遅延を抑止することができ、シェーディング、スジムラの発生を抑止することが可能な画素回路および表示装置、並びに表示装置の製造方法を提供する。 - 特許庁

The delay of each gate or wire is assumed to be composed of a standard portion, a correlated random portion that is parameterized by each of sources of a variation and an independent random portion.例文帳に追加

各ゲートまたは配線の遅延は、基準部分、各変動要因によってパラメータ化される相関ランダム部分、および独立ランダム部分から構成されると仮定する。 - 特許庁

To provide a logic circuit capable of realizing the composite gate of multi-input without increasing a delay time by deciding a logical value by the variation of a current.例文帳に追加

電流の変化によって論理値を決定することにより、遅延時間を増大させることなく、多入力の複合ゲートを実現することができる論理回路を提供する。 - 特許庁

To provide an integrated circuit device using insulated gate type field effect transistors where signal transmission delay is remarkably reduced under the actual operation of an element.例文帳に追加

本発明は、素子実働下で信号伝搬遅延を大幅に小さくした絶縁ゲート型電界効果トランジスタを用いた集積回路装置を提供せんとするものである。 - 特許庁

The phase adjustment circuit 12 includes: a gate circuit 120 which delays the first clock signal CK1; and a power supply circuit 121 which supplies a power supply voltage based on the delay quantity to the gate circuit 120, and a clock skew between the control circuits 15 and 25 is suppressed by changing the power supply voltage of the gate circuit 120.例文帳に追加

位相調整回路１２は、第１クロック信号ＣＫ１を遅延させるゲート回路１２０と、上記遅延量に基づく電源電圧をゲート回路１２０に供給する電源供給回路１２１とを備え、ゲート回路１２０の電源電圧を変化させることにより、制御回路１５，２５間のクロックスキューを抑制する。 - 特許庁

A second gate driver 11 outputs a delay scanning signal for turning the thin film transistor element on, in which the rising/falling of a signal waveform delays by a predetermined time as compared to the reference scanning signal, to the other ends of the gate bus lines G1 to Gn simultaneously with time when the first gate driver 10 outputs the reference scanning signal.例文帳に追加

第２ゲートドライバ１１は、基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、薄膜トランジスタ素子をオンするための遅延走査信号を、第１ゲートドライバ１０が基準走査信号を出力するときと同時に、ゲートバスラインＧ１〜Ｇｎの他端に出力する。 - 特許庁

Concretely, the abnormality detection means 6 detects, based on the detected waveforms, a delay time of the waveform of the gate voltage detected after input to the resistor 3 to the waveform of the gate voltage detected before input to the resistor 3, and detects the abnormality of the MOS-FET 10 based on the detected delay time.例文帳に追加

異常検出手段６は、具体的には検出した波形に基づき、抵抗３への入力前に検出したゲート電圧電圧の波形に対する抵抗３への入力後に検出したゲート電圧の波形の遅延時間を検出するとともに、検出した遅延時間に基づいて、ＭＯＳ−ＦＥＴ１０の異常を検出する。 - 特許庁

An external clock signal CLK is inputted to one input node of an OR gate, and at the same time is inputted to the other of the OR gate via a delay circuit.例文帳に追加

外部クロック信号ＣＬＫの周波数が所定周波数よりも高い場合は、クロック周波数検出回路１の出力信号ＬＮＧが「Ｌ」レベルとなって転送制御信号φ１′が「Ｈ」レベルに固定され、データバスＤＢ１とＤＢ２が結合される。 - 特許庁

To allow an active matrix type liquid crystal display device to have neither a flicker nor sticking even when voltages applied to pixels are different between parts near and distant from the signal source of a gate wire owing to the signal delay of the gate wire.例文帳に追加

アクテイブマトリクス型液晶表示装置において、ゲート配線の信号遅延により、ゲート配線の信号源に近い部分と遠い部分で画素に印加される電圧が異なる場合においても、フリッカーや焼き付きが現れないようにすること。 - 特許庁

When pushing down a stopping button 21C in a remote monitoring control device 20, a gate opening value and a stopping command are inputted to a gate driving device 10 after prescribed time (transmission delay time t3) passes via a telecommunication line 30.例文帳に追加

遠隔監視制御装置２０において停止釦２１Ｃが押下された場合には、ゲート開度値及び停止指令が、通信回線３０を介して所定の時間（伝送遅れ時間ｔ３）を経過した後、ゲート駆動装置１０に入力される。 - 特許庁

A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time.例文帳に追加

多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。 - 特許庁

Based on the error between the circuit simulation result 1012 and cell delay information 1013 of gate level calculated by the approximate function thereof, delay error correction information 1015 depending on the input signal waveform rounding and output load capacity of a cell is calculated.例文帳に追加

回路シミュレーション結果１０１２とその近似関数により算出したゲートレベルのセル遅延情報１０１３との誤差を元にして、セルの入力信号波形なまりと出力負荷容量とに依存した遅延誤差補正情報１０１５を算出しておく。 - 特許庁

When a delay element constituting an oscillator with an internal gate is an inverter, a phase splitter is usable so as to obtain secure oscillation even when the number of delay elements is always odd and two ratios are necessary with restored frequencies.例文帳に追加

内部ゲート付き発振器を構成する遅延要素がインバータである場合、遅延要素の数をいつでも奇数として復元された周波数内でのふたつの比率が必要な場合でも確実に発振が行われるようにするために、位相スプリッタを用いることができる。 - 特許庁

The gate units, in response to the control signal applied to each component, determines whether these components are electrically coupled to the programmable time delay apparatus or these components are electrically removed from the programmable time delay apparatus.例文帳に追加

これらのゲート装置はそのおのおのに加えられる制御信号に応答して、これらの部品がプログラム可能時間遅延装置に電気的に接続されるか、またはこれらの部品がプログラム可能時間遅延装置から電気的に取り除かれるか、のいずれかを決定する。 - 特許庁

Buffer gates G1-Gn for producing a plurality of signals of different time delay, and a switching portion 12 for selecting one of a plurality of signals O0-On, are arranged in a delay gate circuit 10 constituted of a plurality of transistors for controlling signal propagation timing.例文帳に追加

信号伝播のタイミングを調整する複数のトランジスタで構成された遅延ゲート回路１０内に、遅延時間が異なる複数の信号を生成するバッファゲートＧ１〜Ｇｎと、複数の信号Ｏ０〜Ｏｎの一つを選択するスイッチ部１２とを設ける。 - 特許庁

This decimal frequency division type PLL frequency synthesizer comprises inside a phase comparator, a gate delay element which operates as a ring oscillator, when it attempts to lock to a predetermined frequency and operates as a dead zone preventing delay element, when decimal frequency division operation is carried out.例文帳に追加

位相比較器内に、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を備えた小数点分周方式ＰＬＬ周波数シンセサイザ。 - 特許庁

This automatic design device is provided with a layout information preparing part 1 for arranging a plurality of delay cells by folding them multiple times by using delay cell layout having a plurality of transistor patterns and an rough wiring part 12 for carrying out the rough wiring of the plurality of delay cells by deciding the deviation of the inter-gate capacity of each of the plurality of transistor patterns from the process information.例文帳に追加

複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部１１、及びプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部１２を備える。 - 特許庁

To provide an electro-optical device capable of using a region of a gate line drive circuit efficiently and preventing the rising speed of a gate line selection signal from decreasing (rising delay), and a shift register circuit composed of a single conductivity type transistor which is suitable for the device.例文帳に追加

ゲート線駆動回路の領域を効率よく利用できると共に、ゲート線選択信号の立ち上がり速度の低下（立ち上がり遅延）を防止できる電気光学装置、並びに、それに適した単一導電型のトランジスタで構成されたシフトレジスタ回路を提供する。 - 特許庁

An optical signal packet which is inputted from an external input port is sent out from an optical multiplexing demultiplexing circuit to an optical delay circuit through an optical gate circuit and the packet which is delayed as required is outputted from the optical gate circuit to the outside through an external output port.例文帳に追加

外部入力ポートから入力された光信号パケットは、光合分岐回路より光ゲート回路を通って光遅延回路に送出され、必要な遅延を受けたパケットは光ゲート回路より外部出力ポートを通って外部に出力される。 - 特許庁

When the delay occurs and when the passenger passes an automatic gate 17 at a station of the railway enterprise of the transfer destination, the system checks an expiration date of the issued transfer transportation ticket, and when the ticket is not expired, allows the passenger to pass the gate 17.例文帳に追加

遅延が発生して振替輸送先の鉄道事業者の駅の自動改札機１７を通過するときに、配信した振替輸送券の有効期限のチェックを行い、振替輸送券が有効期限内であれば、自動改札機１７は通過を許可する。 - 特許庁

To provide a semiconductor memory in which no delay difference in reading timing of data is caused and a selection gate can be arranged in the pitch of a memory cell even when the size of the memory cell is micronized.例文帳に追加

データの読出しタイミングの遅延差を発生させず、メモリセルのサイズが微細化されたときにもメモリセルのピッチに選択ゲートを配置可能な半導体記憶装置を提供する。 - 特許庁

To reduce an overhead of a master-slave type flip-flop circuit and to decrease a gate delay time by controlling to divide the circuit into a master latch and a slave latch by a trouble detector.例文帳に追加

マスタースレーブ型のフリップフロップ回路を故障検出回路によりマスタラッチとスレーブラッチに分割制御することにより、回路のオーバーヘッドを削減しゲート遅延時間を削減する。 - 特許庁

The EXOR gate 2 exclusive ORs the received signals, generates a pulse signal with a pulse width, corresponding to the delay time and outputs it to an input terminal of a low-pass filter 3.例文帳に追加

ＥＸＯＲゲート２は、入力した信号の排他的論理和を取り、遅延時間に対応するパルス幅を有するパルス信号を生成して、ローパスフィルタ３の入力端子に出力する。 - 特許庁

Just after gate-off of the switching element 4, sample-holding is performed at the timing which is delayed by a delay circuit 32 because both end voltage of the choke coil 11 transitionally fluctuates from negative voltage to positive voltage.例文帳に追加

スイッチング素子４のゲートオフの直後は、チョークコイル１１の両端電圧は負電圧から正電圧へ過渡変動しているため、遅延回路３２により遅らせたタイミングでサンプルホールドする。 - 特許庁

To determine the delay time of a logical gate under the consideration of the influence of static and dynamic power supply voltage variation, that is, noises in a semiconductor integrated circuit such as digital LSI.例文帳に追加

デジタルＬＳＩなどの半導体集積回路における静的及び動的な電源電圧変動、すなわち雑音の影響を考慮して論理ゲートの遅延時間を決定する。 - 特許庁

When the delayed signal (S1) is output from a selector 73, the coordinate transformation-timing signal (S0) is input into an AND gate 74 while the delay signal (S1) is reversed to be input thereinto.例文帳に追加

セレクタ７３から遅延信号（Ｓ１）が出力される場合、ＡＮＤゲート７４には遅延信号（Ｓ１）が反転入力されるとともに座標変換タイミング信号（Ｓ０）が入力される。 - 特許庁

About the time when a gate potential of the N31 comes to a potential equal to the VDD, that is, after the elapse of the delay time of the INV20, the INV20 changes the control signal (b) from ON to OFF.例文帳に追加

Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となる頃、すなわち、ＩＮＶ２０の遅延時間経過後、ＩＮＶ２０は制御信号ｂをオンからオフに変化させる。 - 特許庁

To provide fast output enable path and method for an integrated circuit device which effectively minimizes gate delay in the data of a critical integrated circuit device and a clock path.例文帳に追加

クリティカルな集積回路装置のデータおよびクロック経路におけるゲート遅延を有効に最小限にする集積回路装置のための高速出力イネーブル経路および方法を提供する。 - 特許庁

An HDC 10 has a terminal 101 used for output of a write gate signal WG1 indicating write of data, and a terminal 102 used for input of a write gate signal WG2 outputted from an external circuit according to the write gate signal WG1 and to which at least signal delay in the external circuit is reflected.例文帳に追加

ＨＤＣ１０は、データの書き込みを指示するライトゲート信号ＷＧ１の出力に用いられる端子１０１と、ライトゲート信号ＷＧ１に基づいて外部の回路から出力される、少なくとも当該外部回路での信号遅延が反映されたライトゲート信号ＷＧ２の入力に用いられる端子１０２とを有する。 - 特許庁

For example in a tapered NAND gate, the bottom devices in a NFET stack are to have longer widths than the top device to achieve smaller top input to output pin delay at the expense of larger bottom input to output pin delay.例文帳に追加

たとえば、テーパ付きＮＡＮＤゲートにおいて、ＮＦＥＴスタックの底部デバイスは、底部入力ピンから底部出力ピンへの遅延の差が大きくなるという犠牲を払って、頂部入力ピンから頂部出力ピンへの遅延の差を小さくするために、頂部デバイスより幅が大きい。 - 特許庁

When delay time in the current detection system is adjusted, sampling timing is defined as the delay time when the absolute value of a deviation between the current value detected at the mountain peak of the carrier wave in the operation state by the gate signal of which ON/OFF ratio is 50 percent and the current value detected at the valley peak is minimized.例文帳に追加

電流検出系の遅れ時間調整には、５０％のオン・オフ割合にしたゲート信号による運転状態での搬送波の山頂点で検出した電流値と谷頂点で検出した電流値の偏差の絶対値が最小になる遅れ時間をサンプリングタイミングとする。 - 特許庁

In accordance with the phase shift amount determined by a phase shift amount determination unit 14 on the basis of output from the initial value setting unit 12 or the correction unit 13, a delay unit 15 delays the source gate signal and outputs a gate signal for gating the data strobe signal DQS.例文帳に追加

初期値設定部１２または補正部１３からの出力にもとづいて移相量決定部１４が決定した移相量に合わせて、遅延部１５が、原ゲート信号を遅延させて、データストローブ信号ＤＱＳをゲーティングするためのゲート信号を出力する。 - 特許庁

A delay circuit includes: a third transistor element Q3 with a source and a drain connected to those of a second transistor Q2 respectively; and a bias generation circuit 10 which is connected to a gate of the third transistor element Q3 and applies a bias voltage for correcting variations in the characteristics of transistor elements to the gate of the third transistor element Q3.例文帳に追加

第２のトランジスタＱ2に対してソース同士、ドレイン同士が接続された第３のトランジスタ素子Ｑ3と、前記第３のトランジスタ素子Ｑ3のゲートに接続され、当該ゲートにトランジスタ素子の特性のバラツキを補正するためのバイアス電圧を印加するためのバイアス生成回路１０とを備える。 - 特許庁

Furthermore, the gate voltage of a PMOS transistor 11 and that of an NMOS transistor 12 in the transmission gate 8 are controlled to cause the capacity of a tester taken from an input cell 7 to be comparable with that of the PCB with the circuit device mounted thereon after the delay test.例文帳に追加

また、トランスミッションゲート８のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート電圧を制御し、入力セル７から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第１実施形態が搭載されるＰＣＢと同程度の容量となるようにする。 - 特許庁

Consequently, the gate driving signal and image data may be applied to a corresponding pixel area at the same time, so that the LCD apparatus can prevent deterioration of the image, which is caused by the delay in the image data or of the gate driving signal, thereby the display image quality of the LCD apparatus improved.例文帳に追加

従って、映像データとゲート駆動信号が実質的に同一な時間に該当画素領域に印加されることができるので映像データまたはゲート駆動信号の遅延による映像の歪曲を防止することができ、液晶表示装置の表示画質を向上させることができる。 - 特許庁

A sample is irradiated with excitation light, the sample is excited so as to emit light, a Kerr medium is irradiated in such a way that its emitted light and/or gate light have the optical delay time at least on the Kerr medium, and the Kerr medium is irradiated in such a way that the gate light and the emitted light are overlapped.例文帳に追加

励起光を試料に照射することによって試料を励起して発光させ、この発光及び／又はゲート光が少なくともカー媒質上で光遅延時間を有するようにカー媒質に照射すると共に、ゲート光と発光とが重なるようにカー媒質に照射する。 - 特許庁

The phase comparison circuit 80 compares the phases of respective signal waveforms of an output signal CK-A for making the clock signal CK pass through the input gate 40-1, and an output signal OT delayed, by making the clock signal CK pass through the input gate 40-2 and the variable delay circuit 70.例文帳に追加

位相比較回路８０は、クロック信号ＣＫが入力ゲート４０−１を経た出力信号ＣＫ−Ａと、クロック信号ＣＫが入力ゲート４０−２と可変遅延回路７０とを経て遅延した出力信号ＯＴとの各信号波形の位相を比較する。 - 特許庁

When the time from the input of a turn-off command signal to the input of a turn-on command is over a set value, this gate driving circuit changes the gate drive conditions so as to delay the turn-on operation, regardless of the above detected current value.例文帳に追加

上記課題を解決するために、ターンオフ指令信号入力時からターンオン指令入力までの時間が設定値以上であった場合は、前記電流検出値の大きさに関わらず、前記ゲート駆動条件をターンオン動作が遅くなるような回路に切り換えて動作させる。 - 特許庁

This semiconductor memory device is provided with memory cells 10, a control work line selecting/driving circuit 205, a well driving circuit 207, a source lines selecting/driving circuit 206, a pulse generating circuit 301 outputting a pulse signal S1 when electrons are injected to a floating gate 101 in the memory cells 10, a delay circuit 302, a delay circuit 303, and a delay circuit 304.例文帳に追加

本発明の半導体記憶装置は、メモリセル１０とコントロールワード線選択・駆動回路２０５と、ウエル駆動回路２０７とソース線選択・駆動回路２０６と、メモリセル１０におけるフローティングゲート１０１に電子を注入する際にパルス信号Ｓ１を出力するパルス発生回路３０１と、遅延回路３０２と、遅延回路３０３と、遅延回路３０４とを備える。 - 特許庁