「gate delay」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To prevent breakage or the like of a gate oxide film caused by antenna effect, and to suppress operation delay of a semiconductor device.例文帳に追加

アンテナ効果によるゲート酸化膜の破壊等を防止するとともに、半導体装置の動作の遅延を抑制すること。 - 特許庁

To disclose a display substrate capable of decreasing gate signal delay and enhancing an image quality, and display panel having the display substrate.例文帳に追加

信号遅延を減少させて画質を向上させる表示基板及びこれを有する表示パネルが開示される。 - 特許庁

To obtain a display panel that can delay a gate signal so as to easily and greatly blunt only in the trailing period.例文帳に追加

ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることのできる表示パネルを実現する。 - 特許庁

Further, the data Si and the output signal of the delay circuit 44 are exclusively ORed by an EXOR gate 46.例文帳に追加

さらに、データＳｉと遅延回路４４の出力信号とは、ＥＸＯＲゲート４６によって排他的論理和がとられる。 - 特許庁

To execute accurate simulation by calculating an accurate delay time while appropriately reflecting the computation of the delay time with the effect of a gate delay saturation phenomenon due to the influence of wiring resistance when computing the delay time of a computing element gate unit in a logic cell of a semiconductor integrated circuit including an LSI or the like, regarding a method and apparatus for computing a delay time of a circuit.例文帳に追加

回路の遅延時間演算方法及び遅延時間演算装置に関し、ＬＳＩ等を含む半導体集積回路の論理セルにおける演算素子ゲート部の遅延時間を演算するに際し、配線抵抗の影響によるゲート遅延の飽和現象の効果を適切に当該遅延時間の演算に反映させ、正確な遅延時間の算出により正確なシミュレーションを実行させることを目的とする。 - 特許庁

When a driving capacity switching signal DRV<i> is an "H" in a delay adjustment unit DCUi (i is an integer from 0 to 3) disposed at a clock delay adjustment circuit 43A, a transfer gate Tib becomes a closed state and an input signal is delayed by as much as the amount of delay of a delay unit Dui.例文帳に追加

クロック遅延調整回路４３Ａに配される遅延調整ユニットＤＣＵｉ（ｉは０〜３の整数）において、駆動能力切替え信号ＤＲＶ＜ｉ＞が「Ｈ」のときには、トランスファゲートＴｉｂが閉状態となり、入力信号は遅延ユニットＤＵｉの遅延量だけ遅延される。 - 特許庁

If the phase of the delay data strobe signal IDQS1 is delayed at not less than the delay permissible time IT, compared to the phase of the delay data strobe signal IDQS0, a pulse signal PL0 is not output from the NAND gate ND0.例文帳に追加

遅延データストローブ信号ＩＤＱＳ１の位相が、遅延データストローブ信号ＩＤＱＳ０の位相に比して、遅延許容時間ＩＴ以上遅れる場合には、ナンドゲートＮＤ０からパルス信号ＰＬ０が出力されない。 - 特許庁

To provide a semiconductor integrated device which reduces time and costs of reproduction for controlling the delay characteristics of a delay gate and dispenses with the addition of a control circuit and pins for adjusting the delay characteristics.例文帳に追加

遅延ゲートの遅延特性を調整するために半導体集積装置を製造し直す時間およびコストを抑え、遅延特性を調整するための制御回路およびピンを追加することが不要な半導体集積装置を提供する。 - 特許庁

After a net list is prepared S1, a plurality of delay gates are previously inserted S1' on the net list, and deleted S7 while the delay gate is regulated so as to satisfy the restriction of timing between clock trees.例文帳に追加

ネットリストを作成Ｓ１後、ネットリスト上に予め複数の遅延ゲートを挿入Ｓ１′し、遅延ゲートをクロックツリー間のタイミングの制約を満たすように調整しながら削除Ｓ７する。 - 特許庁

To provide a delay adjusting circuit with which the skew of a clock signal due to gate delay is reduced without making it necessary to provide any externally mounted circuit, or increasing the number of pins of an LSI.例文帳に追加

外付け回路を必要とせず、ＬＳＩのピン数も増加することなく、ゲート遅延によるクロック信号のスキューを低減することができる遅延調整回路を提供する。 - 特許庁

To improve so-called a lateral line viewing phenomenon of a conventional single-drive type liquid crystal display device, such that a lateral line ends being viewed on a display due to gate line delay and AGS delay.例文帳に追加

従来のシングル駆動方式の液晶表示装置はゲートライン遅延及びＡＳＧ遅延によって、ディスプレイに横線が見えてしまう、いわゆる横線視認現象を改善する。 - 特許庁

The oscillation circuit is constituted of a variable delay circuit composed of a NAND gate NGT1, delay elements DLY1, DLY2, ..., DLYn, and selectors SEL1, SEL2, ..., SELn.例文帳に追加

発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎからなる可変遅延回路により構成されている。 - 特許庁

The delay time calculating device is provided with a resistance capacity specification part 25 which specifies source resistance and diffusion capacity before process fluctuation at the gate as an object of delay time calculation and specifies the wiring resistance and wiring capacity of wiring connected with the gate after the process fluctuation and calculates the delay time of the gate on the basis of the specification contents by the resistance capacity specification part 25.例文帳に追加

遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部２５を設け、その抵抗容量特定部２５による特定内容に基づいて当該ゲートの遅延時間を計算する。 - 特許庁

To avoid a resistance delay in a selected gate region and a peripheral circuit region while miniaturizing a memory cell array region and perform a gate processing of the memory cell array region, the selected gate region, and the peripheral circuit region simultaneously.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。 - 特許庁

The source terminal of each TFT whose gate terminal is connected to each gate bus line is connected to the source bus line arranged on a relatively delay side of the driving sequence (of the source bus lines) when each gate bus line is put into the selected state.例文帳に追加

各ゲートバスラインにゲート端子が接続されたＴＦＴのソース端子は、当該各ゲートバスラインが選択状態とされたときに相対的に（ソースバスラインの）駆動順序の遅い側に配設されているソースバスラインに接続される。 - 特許庁

A second control signal which is identical to the first control signal other than having a phase delay is provided to a gate of a second transistor.例文帳に追加

位相遅延を有するほかは第１制御信号と同じである第２制御信号を第２トランジスタのゲートに提供する。 - 特許庁

By this constitution, the collision jamming of the distributing gate with mail generated from detection delay caused by a transparent portion can be eliminated.例文帳に追加

これにより、透明部分による検知遅れから発生する振り分けゲートと郵便物の衝突ジャムをなくすことができる。 - 特許庁

To carry out an accurate timing analysis while taking into consideration variance in delay in a chip corresponding to the number of gate stages of a path.例文帳に追加

パスにおけるゲート段数に応じたディレイのチップ内ばらつきを考慮して正確なタイミング解析を実施できるようにする。 - 特許庁

A high speed address sequencer can generate all address signals for s short time by reducing the number of gate delay.例文帳に追加

ゲート遅延の数を減少することにより、上記高速アドレス・シーケンサは短い時間内で全てのアドレス信号を生成し得る。 - 特許庁

The reverse data strobe signal RIDQS0 and the delay data strobe signal IDQS1 are input into a NAND gate ND0.例文帳に追加

ナンドゲートＮＤ０には反転データストローブ信号ＲＩＤＱＳ０および遅延データストローブ信号ＩＤＱＳ１が入力される。 - 特許庁

To provide a solid-state imaging apparatus with high frame rate for reducing signal delay on gate wiring arranged in a pixel array.例文帳に追加

画素アレイ内に配置されるゲート配線上での信号遅延が低減され、フレームレートが高い固体撮像装置を提供する。 - 特許庁

The output buffer 450 outputs a delay clock CLKD without deviation in the duty due to a difference from a gate load to a terminal 455.例文帳に追加

出力バッファ４５０は、ゲート負荷の違いによるデューティずれのない遅延クロックＣＬＫＤを端子４５５へ出力する。 - 特許庁

To provide a flip-flop which reduces a clock-to-output delay and performs a fast operation as a NAND gate is not used.例文帳に追加

ＮＡＮＤゲートを使用しないので、クロック・ツー・出力遅延が減少し、高速動作が可能になるフリップフロップを提供する。 - 特許庁

Moreover, time resolution Tr1 on the occasion of ratio calculation is set so as to be equal to a calculation error e1 on the occasion of the ratio calculation, and is set more finely than the time resolution of the delay element (gate delay) of a ring delay pulse generating circuit 81.例文帳に追加

さらに、比率演算時の時間分解能Ｔｒ１が、比率演算時の演算誤差ｅ１に等しくなるように設定されて、リング遅延パルス発生回路８１の遅延素子（ゲートディレイ）の時間分解能よりも細かく設定される。 - 特許庁

When a gate clogging determination part 203 determines that no clogging occurs at an opening and closing time of an optional measuring hopper gate, a delay time shortening determination part 204 stores the discrimination information of the measuring hopper gate and determines that the delay time set for the supply hopper gate is shortened when the discrimination information about all the measuring hopper gates is stored.例文帳に追加

ゲート噛み込み判定部２０３により任意の計量ホッパゲートの開閉時で噛み込みが発生していないと判定されれば、遅延時間短縮判定部２０４は、当該計量ホッパゲートの識別情報を記憶し、全ての計量ホッパゲートについて識別情報が記憶されれば、供給ホッパゲートについて設定されている遅延時間が短縮可能であると判定する。 - 特許庁

According to the signal delay amounts from an input side of gate wiring 2a to be applied with a gate pulse toward an end side of the same gate wiring, parasitic capacitance values formed between the gate wiring and pixel electrodes 91, 92, 93 faced thereto are formed at least so as to be gradually smaller from the input side of the gate wiring toward the end side of the same gate wiring.例文帳に追加

ゲートパルスが印加されるゲート配線２ａの入力側から同一のゲート配線の終端側への信号遅延量に応じて、少なくとも、前行のゲート配線と対向する画素電極９１、９２、９３との間に形成された寄生容量の容量値が、ゲート配線の入力側から同一のゲート配線の終端側にかけて徐々に小さくなるように構成した。 - 特許庁

The apparatus for measuring jitters of an oscillation output from an oscillator under test comprises a gate delay oscillator and a time measuring means for measuring the period upon receipt of alternately switched output signals from the gate delay oscillator, and the oscillator under test.例文帳に追加

被測定発振器の発振出力のジッタを測定するジッタ測定装置において、ゲート遅延発振器と、該ゲート遅延発振器と前記被測定発振器との出力信号とを切り換えて受けて周期を測定する時間測定手段とを具備していること。 - 特許庁

Namely, a first measuring circuit (100) which generates a relative value for a mean value of gate delay is installed for systematic variability detection, and a second measuring circuit (200) which generates a relative value for a standard deviation in gate delay is installed for random uncertainty detection individually.例文帳に追加

すなわち、システマテックばらつき検出用にゲートディレイの平均値に対する相対値を生成する第１測定回路(１００)、及び、ランダムばらつき検出用にゲートディレイの標準偏差に対する相対値を生成する第２測定回路(２００)を別々に設置する。 - 特許庁

Then, an encoding processing block 3 for encoding the number of times of the circulation and circulating position of the pulse signal circulating in the ring gate delay circuit 10 is driven with a fixed voltage different from a voltage signal Vin based on an output from the ring gate delay circuit 10.例文帳に追加

このリングゲート遅延回路１０からの出力に基づき、このリングゲート遅延回路１０内を周回するパルス信号の周回数、及び周回位置を符号化する符号化処理ブロック３を、電圧信号Ｖinとは異なる一定電圧にて駆動する。 - 特許庁

The signal level detector comprises a pulse delay circuit 10 consisting of delay units (gate circuits) 2 that sequentially delay delayed pulse Pin and transmit them and an encoder 20 that detects an arrival position of the delay pulses Pin in the pulse delay circuit 10 and generates digital data DT denoting the detected position, and an analog input signal Vin is applied to each delay unit 2 as a drive voltage.例文帳に追加

信号レベル検出装置は、遅延パルスＰｉｎを順次遅延して伝送する複数の遅延ユニット（ゲート回路）２からなるパルス遅延回路１０と、クロックＣＫに同期してパルス遅延回路１０内での遅延パルスＰｉｎの到達位置を検出し、その位置を表すデジタルデータＤＴを発生するエンコーダ２０とから構成され、アナログ入力信号Ｖｉｎは各遅延ユニット２に駆動電圧として印加される。 - 特許庁

When the outputs of the inverters INVA2, INVB2 are coincident, an EX-NOR circuit 30, a D-latch 31 and an AND gate 32 add the output of the delay circuit 33 to a D-FF23 and a delay circuit 34, and if not coincident, turn off the outputs.例文帳に追加

EX-NOR回路３０、Dラッチ３１、アンドゲート３２は、インバータINVA2、INVB２の出力が一致している時、遅延回路３３の出力をD-FF23および遅延回路３４へ加え、一致していない時はオフとする。 - 特許庁

When the count value exceeds a specific threshold, a full-delay simulator 5 is activated to find answer output to the test pattern in consideration of delay times by the gate and wires of the logic circuit.例文帳に追加

そして、カウント値が所定のしきい値を超えると、フル遅延シミュレータ５を活性化し、論理回路のゲートおよび配線ごとの遅延時間を考慮して、テストパタンに対する応答出力を求める。 - 特許庁

The counter potential deviation due to delay of a gate signal and that due to delay of a common signal cancel each other so as to dissolve the counter potential deviation between the upper edge and on the lower edge of the panel.例文帳に追加

ゲート信号の遅延に起因する対向ずれとコモン信号の遅延に起因する対応ずれとが互いに打ち消しあい、パネル上側端とパネル下側端との間の対向ずれが解消される。 - 特許庁

The variable delay circuit 109 (110) is provided with a multi- input logic gate circuit 119 (121) each having three input terminals or more respectively.例文帳に追加

可変遅延回路１０９，１１０は３つ以上の入力端子を有する多入力論理ゲート回路１１９，１２１を備える。 - 特許庁

To obtain a liquid crystal display device having a structure which can avoid delay on gate lines in a liquid crystal display with a lightproof film.例文帳に追加

遮光膜を持つ液晶表示装置において、ゲート線遅延を回避することができる構造の液晶表示装置を提供する。 - 特許庁

To provide a display device capable of preventing defective operation by compensating a delay of a gate turn-on signal, and to provide a driving method of the display device.例文帳に追加

ゲートターンオン信号のディレイを補償して動作不良を防止することのできる表示装置及びこの駆動方法を提供する。 - 特許庁

To precisely evaluate the delay times of a gate circuit constituted of a few stages, in a short period of time and without increasing the circuit area.例文帳に追加

回路面積を増大させることなく、少数段で構成されるゲート回路などの遅延時間を短時間で精度よく評価する。 - 特許庁

To prevent a delay in a media stream from being increased and opti mize a communication path between subscribers contained in one media gate way.例文帳に追加

メディアストリームの遅延増大を防止し、同一メディアゲートウェイ装置内に収容している加入者間での通信経路を最適化する。 - 特許庁

The LEB circuit 20 comprises delay circuits 22, 23, 24 and 26 each of which generates a delay signal by delaying the drive signal for a prescribed time, and an NOR gate 25 that obtains a reference signal for generating the drive signal according to the delay signal and the comparison result signal, and masks the rising zone of the gate voltage according to the reference signal for a prescribed time.例文帳に追加

ＬＥＢ回路２０は駆動信号を予め規定された時間遅延して遅延信号とする遅延部２２，２３，２４，２６と、遅延信号と比較結果信号とに応じて駆動信号を生成するための基準信号を得るＮＯＲゲート２５とを備えており、基準信号に応じてゲート電圧の立上り区間を予め規定された時間マスクする。 - 特許庁

To provide a digital DLL circuit capable of easily cancelling an external gate delay error even in the presence of power supply voltage, temperature or process variations and eliminating the need for occurrence of remaking an LSI after clarification of the presence of a delay error and addition of another delay adjustment mechanism other than a DLL.例文帳に追加

外部のゲート遅延誤差を電源電圧や温度、プロセス変動があっても容易に打ち消すことができ、遅延誤差判明後のＬＳＩ作り直しやＤＬＬとは別の遅延調整機構追加が不要とすることが可能なデジタルＤＬＬ回路を提供する。 - 特許庁

Delay in the acritical path is re-checked; the FET of the acritical path satisfactory at the re-checking is formed of the thickened gate oxide film, and unselected FETs are formed in normal gate oxide film thickness.例文帳に追加

非クリティカル・パス遅延が再チェックされ、再チェックに合格した非クリティカル・パスのＦＥＴは厚くしたゲート酸化膜で形成され、選択されなかったＦＥＴは通常のゲート酸化膜厚で形成される。 - 特許庁

A first AND gate 7 ANDs the input data signal and the inverting output, and a second AND gate 8 ANDs the noninverting output and the output f of the delay circuit 10.例文帳に追加

第１のＡＮＤゲート７は入力データ信号と逆相出力との論理積演算を行い、第２のＡＮＤゲート８は正相出力と遅延回路１０の出力ｆとの論理積演算を行う。 - 特許庁

A delay scheme which delays turn-on of a source-drain circuit of a driver for a short time after turn-on of a gate of a driver transistor, allows the gate capacitance of the driver transistor to provide an extra boost.例文帳に追加

ドライバトランジスタのゲートのターンオン後に短時間に亘ってドライバのソース−ドレイン回路のターンオンを遅延させる遅延系は、ドライバトランジスタのゲート容量によって補助的なブーストが得られるようにさせる。 - 特許庁

In a delay system for delaying turning-on of the source drain circuit of a driver for a short time after turning on of the gate of a driver transistor, auxiliary boosting is obtained by the gate capacitance of the driver transistor.例文帳に追加

ドライバトランジスタのゲートのターンオン後に短時間に亘ってドライバのソース−ドレイン回路のターンオンを遅延させる遅延系は、ドライバトランジスタのゲート容量によって補助的なブーストが得られるようにさせる。 - 特許庁

This timer circuit 11 has an input gate 21 detecting the transition of a pseudo word line signal SWL and a delay element 22 delaying the transition of an output voltage is incorporated in the input gate 21.例文帳に追加

タイマ回路１１は、疑似ワード線信号ＳＷＬの遷移を検出する入力ゲート２１を有し、入力ゲート２１には出力電圧の遷移を遅延させる遅延要素２２が組み込まれる。 - 特許庁