「loop circuit」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

An intermittent reset signal generating circuit 8 ORs a pseudo pulling detecting signal outputted by the area deciding circuit 9 and the carrier wave non-synchronizing detecting signal outputted by the carrier wave non-synchronizing detecting circuit 7 and makes the loop filter 4 generate a reset pulse in a fixed cycle.例文帳に追加

間欠リセット信号発生回路８は領域判定回路９により出力される疑似引き込み検出信号と搬送波非同期検出回路７により出力される搬送波非同期検出信号の論理和をとりループフィルタ４に一定周期でリセットパルスを発生させる。 - 特許庁

To provide a DLL (Delay Locked Loop) circuit which carries out efficient update by relaxing update conditions and controls the internal clock phase more accurately even if the resultant value of comparative phase detection varies irregularly, to provide an update controller for the DLL circuit, and to provide an update method for the DLL circuit.例文帳に追加

本発明は、アップデート条件を緩和させて効率的なアップデートを行い、位相比較感知結果値が不規則に変化しても内部クロックの位相をより正確に制御することができるＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法を提供する。 - 特許庁

A switch circuit 10 inserted between a low-pass filter(LPF) circuit 103 and a voltage controlled oscillator(VCO) 104 is controlled by a control signal Scnt, and opening/closing of a feedback loop between the LPF circuit 103 and the VCO 104 is controlled.例文帳に追加

ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間に挿入されるスイッチ回路１０が、制御信号Ｓｃｎｔにより制御されてローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間のフィードバックループを開閉制御する。 - 特許庁

A high frequency clock VCLK is generated from a reference clock by a phase lock loop constituted of a phase comparator circuit 201, a low-pass filter 202, a voltage control oscillation circuit 203 and a programmable counter 204, and is frequency-divided by a 1/8 frequency divider circuit 206 so as to generate a pixel clock.例文帳に追加

位相比較回路２０１，ローパスフィルタ２０２，電圧制御発振回路２０３，プログラマブルカウンタ２０４によって構成する位相ロックループによって基準クロックから高周波クロックＶＣＬＫを生成し、これを１／８分周回路２０６によって分周して画素クロックを生成する。 - 特許庁

In this carrier recovery circuit, a phase locked loop(PLL) is constituted of multiplier circuits 1 and 2, LPF 3 and 4, amplifier circuits 5 and 6, A/D converters 7 and 8, an identifier 9, an APC signal detector circuit 10, an LPF 13, and a VCO 12.例文帳に追加

再生搬送波再生回路は乗算回路１，２，ＬＰＦ３，４，増幅回路５，６，Ａ／Ｄコンバ−タ７，８，識別器９，ＡＰＣ信号検出回路１０，ＬＰＦ１３及びＶＣＯ１２が位相同期ループ（ＰＬＬ）を構成している。 - 特許庁

Consequently, data are held by a loop formed by a transfer gate circuit TG4 in which the clock signal C01 is H, the clock signal C02 is L and which is on in the slave latch circuit 12 and active inverter circuits INV5, INV6.例文帳に追加

したがって、クロック信号Ｃ０１はＨ、クロック信号Ｃ０２はＬであって、スレーブラッチ回路１２においてオンであるトランスファゲート回路ＴＧ４、アクティブなインバータ回路ＩＮＶ５、ＩＮＶ６によって形成されるループでデータが保持される。 - 特許庁

In another embodiment, the power supply has an adjustment circuit having a loop to feedback a current to a gate circuit to adjust and control the power converter preliminarily according to load fluctuation and adjusting the output of the power converter.例文帳に追加

代わりの実施例では、電源は、負荷変動に応じて電力変換器の前調整制御のためのゲート回路への電流帰還ループを有する電力変換器からの出力を調整するための調整回路を有する。 - 特許庁

The DC level generating circuit 3 incorporating the low pass filter using the capacitors 1, 2 is configured to be a circuit by which no high-cut frequency is introduced other than the high-cut frequency introduced to the loop gain by the low pass filter.例文帳に追加

容量１、２を使ったローパスフィルタを内蔵する直流レベル生成回路３は、このローパスフィルタによってループ利得に導入される高域遮断周波数以外には、高域遮断周波数を導入しない回路構成とされる。 - 特許庁

An optical output interruption control circuit is provided to the outside of a feedback loop of the optical automatic output control circuit, and a setting voltage of an optical output is set to a ground level, while an optical output interruption signal is received to prevent the high output from overshooting.例文帳に追加

光出力の自動制御回路のフィードバックループ外に、光出力遮断制御回路を備え、光出力遮断信号の入力中は光出力の設定電圧をグランドレベルにし、光出力のオーバーシュートを防ぐ。 - 特許庁

To obtain a delayed synchronization loop circuit for a semiconductor memory device in which an operating frequency region is largely extended and a difference of a jitter characteristic attended with an operating frequency is avoided, and to obtain the control method for the circuit.例文帳に追加

動作周波数領域を大きく広げることができるとともに、動作周波数に伴うジッタ特性の差をなくすことができる半導体メモリ装置の遅延同期ループ回路及びそれに対する制御方法を提供すること。 - 特許庁

An antenna system 1 operates as an antenna of a first system connecting a radio circuit between a feeding terminal 15 and a grounding terminal 17 by a resonance circuit composed of loop-shaped antenna elements 10 and capacitive elements 11 and 12.例文帳に追加

アンテナ装置１は、ループ状アンテナ素子１０並びに容量性素子１１及び１２からなる共振回路により、給電端１５及び接地端１７間に無線回路が接続される第１のシステムのアンテナとして動作する。 - 特許庁

To provide an electrodeless discharge lamp device which easily collectively lights a plurality of loop-shaped arc tube with one lighting circuit and has improved startability and efficiency of the lighting circuit by a means manufactured easily at low cost.例文帳に追加

複数のループ状の発光管を一つの点灯回路にて容易に多灯点灯せしめ、かつ、製造上容易かつ低コストな手段により、始動性能および点灯回路での効率を改善した無電極放電灯装置を提供する。 - 特許庁

By utilizing a phase locked loop(PLL) circuit included in the resolution conversion system, a frequency of a clock received from an oscillator on a printed circuit board is increased when an oscillation clock is fed, and a clock is generated for drawing a sub-dot.例文帳に追加

解像度変換システムに含まれる位相ロックループ（ＰＬＬ）回路を利用することによって、発振クロックが供給されたときにプリント回路基板上の発振器からのクロックを上げて、サブドット描画用クロックを生成する。 - 特許庁

Each cycle before and after change of a loop gain of an oscillation circuit 62-2 connected to a driving electrode of a Z-vibration arm 53 is counted respectively by counters 63-3, 63-4, and each counting result is determined by a determination circuit 64-2.例文帳に追加

Ｚ振動アーム５３の駆動電極に接続した発振回路６２−２のループゲイン変更前後の周波を、カウンタ６３−３，６３−４でそれぞれカウントして、これらのカウント結果を判定回路６４−２にて判定する。 - 特許庁

An oversampling phase selecting circuit is coupled to the phase-locked loop circuit and used for detecting a data edge of a received data signal by using the clock signals and selects a clock phase to be locked according to the location of the data edge.例文帳に追加

オーバーサンプリング位相選択回路は、位相ロックループ回路に接続されており、複数のクロック信号を用いて受信データ信号のデータエッジを検出して、ロックさせるべきクロック位相をデータエッジの位置に従って選択する。 - 特許庁

This transceiver houses a direct conversion receiver, a voltage controlled oscillator, a phase-locked loop circuit, a digital control dividing circuit, a patch antenna for radio communication between a computer and other devices in a small-sized enclosure.例文帳に追加

本発明のトランシーバーは、直接変換受信器、電圧制御発振器、位相ロックループ回路、ディジタル制御分周回路、及び、コンピュータと他の装置との間の無線通信用のパッチアンテナが小型のエンクロージャーに収容されている。 - 特許庁

The transceiver has a direct conversion receiver, a voltage-controlled oscillator, a phase locked-loop circuit, a digital control dividing circuit, and a patch antenna for performing radio communication between a computer and the other devices, each being accommodated in a small enclosure.例文帳に追加

本発明のトランシーバーは、直接変換受信器、電圧制御発振器、位相ロックループ回路、ディジタル制御分周回路、及び、コンピュータと他の装置との間の無線通信用のパッチアンテナが小型のエンクロージャーに収容されている。 - 特許庁

A sensor detection signal to be outputted by a sensor detection circuit 21 is filtered by a filter 31, and only frequency components corresponding to the frequency of hunting to be generated in a closed loop L including the control circuit 23 are extracted.例文帳に追加

このときセンサ検出回路２１から出力されるセンサ検出信号を、フィルタ３１によって濾波し、制御回路２３を含む閉ループＬに生じるハンチングの周波数に対応する周波数成分のみを取り出す。 - 特許庁

A constant voltage generating circuit 30 is constituted of a Wilkinson type current mirror circuit, a node N 32 on this negative feedback loop is used for a voltage source outputting a constant voltage S32 and connected to a bias supply line 35.例文帳に追加

定電圧生成回路３０をウイルソン型カレントミラー回路で構成し、この負帰還ループ上のノードＮ３２を、定電圧Ｓ３２を出力する電圧源として使用し、このノードＮ３２をバイアス供給配線３５に接続している。 - 特許庁

To appropriately suppress enlargement of the circuit size of a PLL (phase locked loop) circuit for generation of a clock synchronized with either a first reference signal in which a land pre-pit signal is superimposed on a wobble signal or a second reference signal consisting of the wobble signal.例文帳に追加

ウォブル信号にランドプリピット信号が重畳された第１の基準信号と、ウォブル信号からなる第２の基準信号とのいずれかに同期したクロックを生成するＰＬＬ回路の回路規模の増大を好適に抑制する。 - 特許庁

This communication equipment has a clock selection circuit that receives a multi-phase clock for CDR from a PLL (Phase Locked Loop) to the CDR circuit as an input, and selects and outputs one of the multi-phase clock signals for CDR based on a clock selection signal.例文帳に追加

ＰＬＬからＣＤＲ回路へのＣＤＲ用多相クロックを入力としクロック選択信号に基づきＣＤＲ用多相クロック信号のいずれか１つを選択して出力するクロック選択回路を備えている。 - 特許庁

The module has an oscillation circuit in the module or the control circuit applying IO (Input/Output) control to the module by means of the lock signal of a PLL (Phase-Locked Loop) operating the clock supplied from the exterior of the module as a reference signal.例文帳に追加

モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路を有するモジュール。 - 特許庁

Impedance of the impedance adjusting circuit 10 is determined to satisfy a condition in forming no loop, so that a non-ringing call signal is extracted by a call transformer 1 and can be detected by a tone detection circuit provided at a secondary side of the call transformer 1.例文帳に追加

インピーダンス調整回路１０のインピーダンスを、ループ未形成時の条件を満たすように定めることで、通話用トランス１で無鳴動着信信号を取り出し、その二次側に設けたトーン検出回路で検出できる。 - 特許庁

The motor drive control device 1 is constituted as a composite feedback loop that comprises a subtractor 2; an operation circuit 3; amplifiers 4, 8; a PWM modulator 5; a H-bridge circuit 6; a current detector 7; and a variable oscillator 9.例文帳に追加

モータ駆動制御装置１は、減算器２と、演算回路３と、増幅器４，８と、ＰＷＭ変調器５と、Ｈブリッジ回路６と、電流検出器７と、可変発振器９とを含む複合帰還ループとして構成されている。 - 特許庁

Then an amplifying circuit 38 amplifies the output signal of the loop filter 36 up to a necessary level and the signal having been amplified is applied to the cathode of the semiconductor laser 4 through a series circuit of a capacitor 40 and a resistance 42.例文帳に追加

そして、増幅回路３８はループフィルター３６の出力信号を必要なレベルにまで増幅し、増幅後の信号は、コンデンサー４０および抵抗４２の直列回路を通じて半導体レーザー４のカソードに印加される。 - 特許庁

The oscillation circuit 10 includes a gain control amplifier 20 for controlling an oscillation amplitude in the oscillation loop; and a gain control circuit 30 for outputting a control voltage for adjusting the gain of the gain control amplifier 20 according to the oscillation amplitude.例文帳に追加

発振回路１０は、発振ループ内の発振振幅を制御するためのゲインコントロールアンプ２０と、発振振幅に応じてゲインコントロールアンプ２０のゲインを調整するための制御電圧を出力するゲイン制御回路３０とを含む。 - 特許庁

This oscillation circuit 10 includes a gain control amplifier 20 for controlling an oscillation amplitude in the oscillation loop, and a gain control circuit 30 for outputting a control voltage for adjusting a gain of the gain control amplifier corresponding to the oscillation amplitude.例文帳に追加

発振回路１０は、発振ループ内の発振振幅を制御するためのゲインコントロールアンプ２０と、発振振幅に応じて前記ゲインコントロールアンプのゲインを調整するための制御電圧を出力するゲイン制御回路３０とを含む。 - 特許庁

In the self-sustaining current control means 44A, a load voltage control signal operated in a loop transfer function operating means 62b of a PID control circuit 62 can be fed back to a pre-stage of the PID control circuit.例文帳に追加

自立運転電流制御手段４４Ａにおいて、ＰＩＤ制御回路６２の一巡伝達関数演算手段６２ｂで演算した負荷電圧制御信号をＰＩＤ制御回路の前段ヘフィードバック可能に設ける。 - 特許庁

An output signal of the APC circuit 33 is inputted as a bias level current signal 18 to an LD driving part to form an APC loop, controlling so as to make an output of the sample/hold circuit 32 equal to the reference voltage.例文帳に追加

またＡＰＣ回路３３の出力信号は、バイアスレベル電流信号１８としてＬＤ駆動部に入力されＡＰＣループを構成、サンプル／ホールド回路３２出力と基準電圧が等しくなるように制御する。 - 特許庁

A bias circuit 5 consists of a diode 11 and a resistor 12, and when it is connected to the side where the phase-locked loop of the device 3 is to be opened, the circuit 5 performs voltage limitation of an external control signal and outputs a specific voltage of reverse polarity.例文帳に追加

バイアス回路５は、ダイオード１１と抵抗１２から構成され切替器３の位相同期ループを開とする側に接続されたとき外部制御信号を電圧制限して逆極性の特定の電圧を出力する。 - 特許庁

In this digital signal processing circuit which samples input analog signals using a sampling circuit 34 and outputs digital signals, using a signal made by multiplying an input reference signal at a PLL(phase-locked loop) circuit 32 as a sampling clock, a delay circuit 33 for phase adjustment between the signal made by multiplication of the input reference signal and the sampling clock is inserted in front of the PLL circuit 32.例文帳に追加

入力基準信号をＰＬＬ回路３２で逓倍した信号をサンプリングクロックとして用いて、入力アナログ信号をサンプリング回路３４でサンプリングしてディジタル信号を出力するディジタル信号処理回路において、入力基準信号を逓倍した信号とサンプリングクロックとの位相を調整するための遅延回路３３をＰＬＬ回路３２の前段に挿入してなるものである。 - 特許庁

Test signal transmitting power in accordance with the call connection number for radio terminals which are connected to a radio base station unit upon the loop back test is obtained at a control circuit 1, and the transmitting power TSTP is output to channel circuits used for the transmission of the loop back test signal.例文帳に追加

制御回路１で、折り返し試験の際に当該装置に呼接続されている無線端末の呼接続数に応じた試験信号の送信電力を求め、その送信電力ＴＳＴＰを、折り返し試験信号の送信に用いているチャネル回路へ出力する。 - 特許庁

The subtracter 36 is inserted between the A/D converter 31 of the light clock PLL circuit and the loop filter 32, and a value subtracting the detection error data from a digital value which is obtained by the A/D conversion made for the phase error signal Δtp including the detection error, is outputted and given to the loop filter 32.例文帳に追加

減算器３６はライトクロックＰＬＬ回路のＡ／Ｄ変換器３１とループフィルタ３２との間に挿入され、検出誤差を含む位相誤差信号ΔｔｐをＡ／Ｄ変換して得られたディジタル値から検出誤差データを減算したものを出力してループフィルタ３２に与える。 - 特許庁

An output signal S11 outputted from an FW filter 61 of a judgment feedback type equalizer 51 and a feedback signal S12 outputted from an FB filter 64 are monitored by a loop control circuit 54, and a feedback loop including the FB filter 64 is ON-OFF controlled based on the monitoring result.例文帳に追加

判定帰還型等化器５１のＦＷフィルタ６１から出力される出力信号Ｓ１１とＦＢフィルタ６４から出力される帰還信号Ｓ１２をループ制御回路５４にて監視し、その監視結果に基づいてＦＢフィルタ６４を含む帰還ループをオンオフ制御するようにした。 - 特許庁

A feedback loop is branched and input to a variable-frequency down-converter section and a detector, whose detector output is processed by a DSP in a base band circuit and analyzed as a spectrum to automatically control a parameter which can not be compensated by a Digital Pre-Distortion distortion compensating Loop.例文帳に追加

フィードバック・ループを分岐して周波数可変のダウンコンバータ部および検波器に入力し、その検波器出力をベースバンド回路内のＤＳＰにて処理しスペクトラムとして解析することでＤｉｇｉｔａｌ Ｐｒｅ−Ｄｉｓｔｏｒｔｉｏｎ歪み補償Ｌｏｏｐでは補償しきれないパラメータを自動で制御する。 - 特許庁

The PLL circuit has a phase detector 1, a charge pump 2, a loop filter 3, and a voltage-controlled oscillator 4 which are connected in a loop, and includes a charge pump 7 for acceleration which can operate in parallel to the charge pump 2, and a control means 5 of controlling the operation timing of the charge pump 7 for acceleration.例文帳に追加

ループに接続された位相検出器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４を備えた本発明のＰＬＬ回路は、チャージポンプ２と並列動作可能な加速用チャージポンプ７、加速用チャージポンプ７の動作タイミングを制御する制御手段５を備えて構成される。 - 特許庁

The oscillation signal is provided with a main loop circuit (10-1 to 10-4) including four inverters connected like a ring through nodes N11 to N14, and two sets of sub-loop circuits (a pair of 10-5 and 10-6, and a pair of 10-7 and 10-8) respectively including a couple of inverters connected like a ring.例文帳に追加

発振回路は、ノードＮ１１〜Ｎ１４を介して環状に接続された４個のインバータを含む主ループ回路（１０−１〜１０−４）と、環状に接続された２個のインバータをそれぞれ含む２組の副ループ回路（１０−５及び１０−６，１０−７及び１０−８）を備える。 - 特許庁

A retry search signal by which the movement of a laser beam focus is set in front of or behind the focal position for entering an automatic focus control loop is generated in a search signal generating means 13 by a control circuit; consequently, refocusing control at the time when automatic focusing servo loop is no longer maintainable can be started in front of or behind the focal position of the automatic focus control loop.例文帳に追加

制御回路によりレーザ光の焦点の移動が自動フォーカス制御ループに入る焦点位置の前または後に設定するリトライサーチ信号をサーチ信号発生手段に発生させるようにすることで、自動フォーカシングサーボループが維持できなくなったときの再度フォーカシング制御は、自動フォーカス制御ループの焦点位置の手前あるいは後ろからスタートさせることができる。 - 特許庁

Meanwhile, a loop circuit is constructed by using the amplitude error signal obtained by detecting an amplitude error between two signals via an amplitude error detection circuit 31 as the amplification control signals of the circuits 11 and 21 and using the phase error signal obtained by detecting a phase error between two signals via a phase error detection circuit 32 used as the phase adjustment signals of the circuit 12 and 22, respectively.例文帳に追加

また、２つの信号間の振幅誤差を振幅誤差検出回路３１で検出した振幅誤差信号を可変増幅回路１１、２１の増幅制御信号とし、２つの信号間の位相誤差を位相誤差検出回路３２で検出した位相誤差信号を位相調整回路１２、２２の位相調整信号としてループ回路に構成する。 - 特許庁

The plasma display device includes: the plasma display panel which has a plurality of mutually parallel electrodes; a circuit board which applies a voltage to the electrode; a chassis conductor which holds the plasma display panel and to which a ground of the circuit board is connected, and a closed magnetic circuit which is orthogonally crossed to the loop of current flowing through the circuit board, electrodes and chassis conductor.例文帳に追加

複数の互いに平行な電極を持つプラズマディスプレイパネルと、前記電極に電圧を印加する回路基板と、前記プラズマディスプレイパネルを保持し、かつ、前記回路基板のグラウンドが接続されるシャーシ導体と、前記回路基板、前記電極および前記シャーシ導体を流れる電流ループと鎖交する閉磁路と、を備える。 - 特許庁

An oscillation circuit 1 is a pierced oscillation circuit comprised of a crystal vibrator X1, an oscillation loop formed of capacitors C1, C2 and C3 and an oscillation transistor Q1, and an osicillation circuit output is amplified by a base grounded amplifier circuit 2 constructed of a transistor Q2 having an emitter of potential in common with an emitter of the oscillation transistor Q1.例文帳に追加

発振回路１は水晶振動子Ｘ１、コンデンサＣ１、Ｃ２、Ｃ３により形成される発振ループと、発振用のトランジスタＱ１とで構成されるピアース型発振回路とし、前記発振用トランジスタＱ１のエミッタと共通の電位のエミッタをもつトランジスタＱ２によるベース接地型の増幅回路２で発振回路出力を増幅する。 - 特許庁

In the clock distribution circuit and distribution method and the clock supply circuit, the length of a 1st clock wire is controlled to be nearly equal to the length of a 2nd clock wire, and a difference between the length of a feedback loop of a 1st PLL circuit and that of a 2nd PLL circuit is controlled so as to be nearly equal to the length of the transmission line.例文帳に追加

本発明のクロック分配回路及び分配方法並びにクロック供給回路は、第１のクロック線の長さと第２のクロック線の長さとがほぼ等しく、且つ、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御されてなる。 - 特許庁

A crystal oscillator includes: a tuning fork crystal vibrator; an oscillation circuit including a temperature compensation circuit for continuously correcting an oscillation frequency change caused by the temperature of the vibrator, in a time domain; and a plurality of PLL (Phase-Locked Loop) circuit outputting a high frequency clock signal with the output of the oscillation circuit as source oscillation.例文帳に追加

本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。 - 特許庁

To provide a delay adjustment circuit for a DLL(Delay Locked Loop) that can prevent noise production at switching by a delay control signal and occurrence of an output delay error and realize a high-speed operating processing.例文帳に追加

遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し得るＤＬＬ用遅延調整回路を提供すること。 - 特許庁

The coil 13a is constituted by winding a plurality of coil conductors 131, 132, 133, ... and normals of the loop surfaces of the coils 13a, 13b are respectively inclined in a direction of a circuit board 21.例文帳に追加

コイル１３ａはコイル導体１３１，１３２，１３３・・・の複数のコイル導体が巻回されてなり、コイル１３ａ，１３ｂのループ面の法線は回路基板２１方向にそれぞれ傾斜している。 - 特許庁