「mos」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

METHOD FOR MANUFACTURING MOS TYPE CAPACITOR例文帳に追加

ＭＯＳ型キャパシタの製造方法 - 特許庁

MOS TYPE REFERENCE VOLTAGE GENERATION CIRCUIT例文帳に追加

ＭＯＳ型基準電圧発生回路 - 特許庁

The MOS transistor M21 consists of an ordinary P-type MOS transistor, and the MOS transistor M24 consists of an ordinary N-type MOS transistor.例文帳に追加

ＭＯＳトランジスタＭ２１は通常のＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＭ２４は通常のＮ型ＭＯＳトランジスタからなる。 - 特許庁

The leak current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor within a SRAM memory cell MC.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

DESIGN OF MOS TRANSISTOR例文帳に追加

ＭＯＳトランジスタの設計方法 - 特許庁

COMPLEMENTARY MOS OUTPUT CIRCUIT例文帳に追加

相補型ＭＯＳ出力回路 - 特許庁

MOS FIELD EFFECT TRANSISTOR例文帳に追加

ＭＯＳ型電界効果トランジスタ - 特許庁

FIELD EFFECT MOS TRANSISTOR例文帳に追加

電界効果型ＭＯＳトランジスタ - 特許庁

MOS FIELD EFFECT TRANSISTOR例文帳に追加

ＭＯＳ電界効果型トランジスタ - 特許庁

The sources of the load MOS M51 to M53 are connected to a common GND line 4 and the gates are connected to the gate of an input MOS M50 and also to a voltage input terminal 5.例文帳に追加

負荷MOS M51〜M53のソースは共通のGNDライン４に、ゲートは入力MOS M50のゲートに接続されると共に電圧入力端子５に接続される。 - 特許庁

To provide dummy pattern design for reducing the performance drift of a MOS device caused by a difference of stress applied on the MOS device.例文帳に追加

MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。 - 特許庁

MOS TYPE VARACTOR例文帳に追加

ＭＯＳ型可変容量素子 - 特許庁

EVALUATION OF MOS DEVICE例文帳に追加

ＭＯＳデバイスの評価方法 - 特許庁

MOS TYPE SOLID STATE IMAGING DEVICE例文帳に追加

ＭＯＳ型固体撮像装置 - 特許庁

MOS SOLID IMAGING DEVICE例文帳に追加

ＭＯＳ型固体撮像装置 - 特許庁

MANUFACTURE OF MOS TRANSISTOR例文帳に追加

ＭＯＳトランジスタの製造方法 - 特許庁

PROTECTING CIRCUIT FOR MOS DEVICE例文帳に追加

ＭＯＳデバイスの保護回路 - 特許庁

To provide a metal oxide semiconductor (MOS) transistor and a forming method thereof.例文帳に追加

金属酸化物半導体（MOS）トランジスタとその形成方法を提供する。 - 特許庁

MANUFACTURE OF MOS TRANSISTOR AND MOS TRANSISTOR例文帳に追加

ＭＯＳトランジスタの製造方法およびＭＯＳトランジスタ - 特許庁

MOS SEMICONDUCTOR DEVICE AND MANUFACTURING PROCESS OF MOS SEMICONDUCTOR DEVICE例文帳に追加

ＭＯＳ型半導体装置およびＭＯＳ型半導体装置の製造方法 - 特許庁

The servo circuit is formed from three MOS transistors 50, 52 and 54.例文帳に追加

サーボ回路は、３つのMOSトランジスタ50、52および54によって形成されている。 - 特許庁

MOS TRANSISTOR AND MOS TRANSISTOR CIRCUIT USING THE SAME例文帳に追加

ＭＯＳトランジスタ及びこれを用いたＭＯＳトランジスタ回路 - 特許庁

MOS TRANSISTOR AND ELECTRONIC DEVICE USING THE MOS TRANSISTOR例文帳に追加

ＭＯＳトランジスタおよび該ＭＯＳトランジスタを用いた電子装置 - 特許庁

The sources of the amplification MOS M311, M312, M313 are connected to a vertical signal line V1.例文帳に追加

増幅MOS M311,M312,M313のソースは、垂直信号線V1に接続される。 - 特許庁

To provide a light emitting element of MOS structure capable of continuous oscillation action.例文帳に追加

連続発振動作が可能なMOS構造の発光素子を提供する。 - 特許庁

A similar mesh dividing method is also used for a MOS interface 8.例文帳に追加

MOS界面に対しても、同様のメッシュ分割方法を用いる。 - 特許庁

Moreover, the source of the MOS transistor MN21 is connected to a power source line SAN (grounding line).例文帳に追加

また、MOSトランジスタMN21のソースが電源線SAN(接地線)と接続されている。 - 特許庁

In an output buffer circuit 31, the source of a P-channel MOS transistor M4 is connected to the gate of an N-channel MOS transistor M6 in a push-pull circuit 15, and the N-channel MOS transistor M6 is driven by an output from the source of the P-channel MOS transistor M4.例文帳に追加

出力バッファ回路３１において、PチャネルMOSトランジスタM4のソースは、プッシュプル回路１５のNチャネルMOSトランジスタM6のゲートと接続され、PチャネルMOSトランジスタM4のソース出力によって、NチャネルMOSトランジスタM6が駆動される。 - 特許庁

In the amplifier circuit 10, the ground, a MOS transistor NN10, a MOS transistor NN11, a resistance load RA10 and a power supply voltage VDD are serially connected in the order, the bias circuit 12 supplies a bias voltage VR1 to the gate of the MOS transistor NN10 and supplies a second bias voltage VR2 to the gate of the MOS transistor NN11.例文帳に追加

増幅回路10では、接地と、MOSトランジスタNN10と、MOSトランジスタNN11と、抵抗性負荷RA10と、電源電圧VDDがこの順に直列接続され、バイアス回路12はMOSトランジスタNN10のゲートにバイアス電圧VR1が供給し、MOSトランジスタNN11のゲートに第２のバイアス電圧VR2が供給する。 - 特許庁

To nearly equally perform overetching to a p-type MOS region and an n-type MOS region when gate electrodes are formed in a semiconductor device having a p-type MOS (p-channel MOS transistor) and an n-type MOS (n-channel MOS transistor).例文帳に追加

ｐＭＯＳ（ｐチャネルＭＯＳトランジスタ）とｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）とを有する半導体装置で、ゲート電極形成時に、ｐＭＯＳ領域とｎＭＯＳ領域にほぼ同等のオーバーエッチングを施す。 - 特許庁

To prevent the gate control signal from fluctuating while the drive MOS transistor 3 cuts off, a switch 5 is added to a gate of the drive MOS transistor 3, and a switch 5 is turned on at a timing when the drive MOS transistor 3 is off.例文帳に追加

更に、駆動MOSトランジスタ３の遮断時にゲート制御信号が変動しないように、駆動MOSトランジスタ３のゲートにスイッチ５を追加し、駆動MOSトランジスタ３がオフするタイミングで、スイッチ５をオンさせる。 - 特許庁

The first MOS capacitor 2 is a depletion type MOS capacitor and the second MOS capacitor 105 is an enhancement type MOS capacitor having the same conductivity type as that of the first MOS capacitor 2.例文帳に追加

第１のＭＯＳ容量２はデプリーション型のＭＯＳ容量であり、第２のＭＯＳ容量１０５はエンハンスメント型であって、第１のＭＯＳ容量２と同一導電型のＭＯＳ容量である。 - 特許庁

By using actually measured data for which thresholds to a plurality of the MOS FETs of different gate lengths manufactured under the same process condition are actually measured and the analysis model of the threshold of the MOS FET, the impurity density distribution within the substrate of the channel surface of the MOS FET is calculated.例文帳に追加

同一プロセス条件で製造されたゲート長の異なる複数のMOS FET に対する閾値を実測した実測データとMOS FET の閾値の解析モデルを用いて、MOSFET のチヤネル表面の基板内不純物濃度分布を算出する。 - 特許庁

The MOS transistor M2 is operated as the load of the MOS transistor M1 and an output voltage is generated at the drain of the MOS transistor M1.例文帳に追加

ＭＯＳトランジスタＭ２はＭＯＳトランジスタＭ１の負荷として動作し、ＭＯＳトランジスタＭ１のドレインに出力電圧が生成される。 - 特許庁

To obtain a display comprising a drive circuit employing a C-MOS in which high integration is realized by reducing the space at the P-MOS part and the N-MOS part.例文帳に追加

Ｐ−ＭＯＳ部とＮ−ＭＯＳ部のスペースを小さくして高集積化したＣ−ＭＯＳを駆動回路等に具備する表示装置を実現する。 - 特許庁

To provide a MOS resistance controller capable of improving control precision of a MOS resistance, and a MOS attenuator using the same.例文帳に追加

ＭＯＳ抵抗の制御精度を向上することができるＭＯＳ抵抗制御装置およびこれを利用したＭＯＳ減衰器を提供すること。 - 特許庁

To provide an LDD(lightly doped drain) MOS transistor for preventing the switching speed of a MOS transistor from decreasing, and a method for manufacturing the LDD MOS transistor.例文帳に追加

ＭＯＳトランジスタの切換速度を減少させないＬＤＤＭＯＳトランジスタ及びその製造方法に関する。 - 特許庁

To provide a method for manufacturing a MOS device at a low cost, which has a high breakdown voltage MOS transistor and a low breakdown voltage MOS transistor.例文帳に追加

高耐圧型のＭＯＳトランジスタと低耐圧型のＭＯＳトランジスタを有するＭＯＳデバイスを低コストで製造する方法を提供する。 - 特許庁

Between the voltage source and output terminal of the solid-state image pickup element, the junction of a reset switching MOS transistor and a select switching MOS transistor and the gate of a MOS transistor which is connected between the voltage source and a ground, and the source of which is connected to a photodiode, are connected in series.例文帳に追加

電圧源と出力端子間に直列にリセットスイッチ用のMOSトランジスタとセレクトスイッチ用のMOSトランジスタの接続点と、電圧源と接地間に接続されてソースがフォトダイオードと接続されたMOSトランジスタのゲートとを接続する。 - 特許庁

The gate potential generating circuit 4 generates a plurality of mutually different gate potentials so that the resistance values of MOS and the resistances of the plurality of MOS transistors 12 are mutually equal, and supplies the plurality of generated gate voltages to a plurality of gates of the plurality of MOS transistors.例文帳に追加

ゲート電位発生回路４は、複数のMOSトランジスタ１２のMOS抵抗の抵抗値が互いに同じになるように、互いに異なる複数のゲート電位を発生し、その発生した複数のゲート電圧を、複数のMOSトランジスタの複数のゲートにそれぞれ供給する。 - 特許庁

A power MOS FET Q1, as the high side of a composite power MOS-FET PM which constitutes a DC-DC converter, is composed of a lateral MOS-FET, and a power MOS-FET Q2 as the low side of the composite power MOS-FET PM is composed of a vertical MOS-FET.例文帳に追加

ＤＣ−ＤＣコンバータを構成する複合パワーＭＯＳ・ＦＥＴ ＰＭのハイ側のパワーＭＯＳ・ＦＥＴＱ１を横型のＭＯＳ・ＦＥＴで構成し、ロウ側のパワーＭＯＳ・ＦＥＴＱ２を縦型のＭＯＳ・ＦＥＴで構成した。 - 特許庁

VARIABLE THRESHOLD GENERATION METHOD FOR NEURON MOS CIRCUIT AND THE NEURON MOS CIRCUIT USING THE METHOD例文帳に追加

ニューロンＭＯＳ回路における可変閾値生成方法およびその方法を用いたニューロンＭＯＳ回路 - 特許庁

P-CHANNEL MOS TRANSISTOR, N-CHANNEL MOS TRANSISTOR, AND NONVOLATILE SEMICONDUCTOR STORAGE DEVICE例文帳に追加

ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ及び不揮発性半導体記憶装置 - 特許庁

To provide a resistance voltage-dividing type D/A converting circuit whose nonuniformity of MOS resistance value is eliminated.例文帳に追加

、MOS抵抗値の不均一性を無くした抵抗分圧型のD/A変換回路を実現する。 - 特許庁

MOS TRANSISTOR INTEGRATED CIRCUIT AND SIMULATING CALCULATION SYSTEM OF DEGRADATION DEGREE OF MOS TRANSISTOR例文帳に追加

ＭＯＳトランジスタ集積回路およびＭＯＳトランジスタ劣化度合模擬算出システム - 特許庁