「parallel architecture」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

PARALLEL PROCESS ARCHITECTURE AND PARALLEL PROCESSOR USING THE SAME例文帳に追加

並列処理アーキテクチャおよびそれを用いた並列処理プロセッサ - 特許庁

PARALLEL PRINTING ARCHITECTURE USING IMAGE MARKING ENGINE MODULES例文帳に追加

画像マーキングエンジンモジュールを用いる並列印刷構造 - 特許庁

of special interest for parallel compiler and systolic architecture design 例文帳に追加

並列化コンパイラ(parallel compiler)およびシストリック・アーキテクチャ設計に対する特別な興味 - コンピューター用語辞典

ARCHITECTURE FOR PARALLEL PRINTING BY CONTAINERIZED IMAGE MARKING ENGINE例文帳に追加

コンテナ化画像マーキングエンジンによる並列印刷アーキテクチャ - 特許庁

PARALLEL CALCULATION ARCHITECTURE FOR CALCULATING PARTICLE INTERACTION例文帳に追加

粒子相互作用を計算するための並行計算アーキテクチャ - 特許庁

PARALLEL OUTPUT ARCHITECTURE FOR CMOS ACTIVE PIXEL SENSOR例文帳に追加

ＣＭＯＳアクティブピクセルセンサのための並列出力ア—キテクチャ - 特許庁

VIRTUAL ARCHITECTURE AND INSTRUCTION SET FOR PARALLEL THREAD COMPUTER例文帳に追加

並列スレッド・コンピューティングの仮想のアーキテクチャ及び命令セット - 特許庁

To provide parallel calculation architecture for calculating particle interaction.例文帳に追加

粒子相互作用を計算するための並行計算アーキテクチャを提供する。 - 特許庁

an Austrian school of art and architecture parallel to the French art nouveau in the 1890s 例文帳に追加

1890年代のフランスのアールヌーヴォーに類似したオーストリアの芸術の流派 - 日本語WordNet

Architecture for calculating particle interaction uses various parallel processing.例文帳に追加

粒子相互作用を計算するためのアーキテクチャは種々の並行処理を用いる。 - 特許庁

ARCHITECTURE OF PARALLEL COMPUTERS AND INFORMATION PROCESSING UNIT USING THE SAME例文帳に追加

並列コンピュータのアーキテクチャおよびこのアーキテクチャを利用した情報処理ユニット - 特許庁

MEMORY ARCHITECTURE FOR PARALLEL DATA ACCESS IN ARBITRARY DIMENSION OF N-DIMENSIONAL RECTANGULAR DATA ARRAY例文帳に追加

Ｎ次元矩形データアレイの任意の所与次元におけるパラレルデータアクセスのためのメモリアーキテクチャ - 特許庁

A superscalar architecture is a uniprocessor that can execute two or more scalar operations in parallel. 例文帳に追加

スーパースカラ・アーキテクチャは,複数のスカラ演算を並行して実行できる単一プロセッサである． - コンピューター用語辞典

In use, an array of elements is traversed by utilizing a parallel processor architecture.例文帳に追加

使用中に、並列処理装置アーキテクチャを利用することによって、要素の配列がトラバースされる。 - 特許庁

MESSAGE QUEUING SYSTEM FOR PARALLEL INTEGRATED CIRCUIT ARCHITECTURE AND RELATED METHOD OF OPERATION例文帳に追加

並列集積回路アーキテクチャーのためのメッセージキューイングシステム及びそれに関連した動作方法 - 特許庁

To provide an effective architecture for obtaining a memory for retrieving fully parallel minimum Euclidean distance by hardware.例文帳に追加

ハードウェアで全並列最小ユークリッド距離検索メモリを実現する効果的なアーキテクチャを提供する。 - 特許庁

To provide a computer architecture capable of realizing an extremely high speed parallel processing in a distributed memory type.例文帳に追加

分散メモリー型において、著しく高速な並列処理を実現可能なコンピュータアーキテクチャを提供する - 特許庁

PARALLEL RATE CONTROL FOR DIGITAL VIDEO ENCODER WITH MULTIPROCESSOR ARCHITECTURE AND PICTURE-BASED LOOK-AHEAD WINDOW例文帳に追加

マルチプロセッサアーキテクチュア並びにピクチュアベースの先読みウィンドウを具備したデジタルビデオエンコーダのためのパラレルレートコントロール - 特許庁

Such a parallel processor architecture includes a plurality of processors, wherein each processor is capable of physically executing a predetermined number of threads in parallel.例文帳に追加

そのような並列処理装置アーキテクチャは複数のプロセッサを含み、各プロセッサは物理的に所定数のスレッドを並列に実行することができる。 - 特許庁

A logic circuit includes a TLB architecture 646 for processing a storage operation in parallel with a small and high speed integral load transformation look aside buffer(TLB) architecture 610.例文帳に追加

論理回路は小さく高速な整数ロード変換ルックアサイドバッファ（ＴＬＢ）アーキテクチャ（６１０）と並列に、記憶動作を処理するＴＬＢアーキテクチャ（６４６）を含む。 - 特許庁

To provide a new computer architecture of non-parallel system bus type from which the limitation in distance resulted from the natural characteristic of a parallel system bus is removed.例文帳に追加

パラレルシステムバスの固有の特性に起因する距離的な制約を排除した非パラレルシステムバス方式の新らしいコンピュータアーキテクチァを提供する。 - 特許庁

The addition-comparison- selection unit 4 uses a pipeline-processed architecture to process path metrics in pairs in parallel.例文帳に追加

加算−比較−選択ユニット４は、パイプライン化アーキテクチャを用いて対の状態のパスメトリクスを並行に処理する。 - 特許庁

Furthermore, the addition-comparison-selection unit 4 uses the pipeline-processed architecture to process path data in pairs in parallel.例文帳に追加

また、加算−比較−選択ユニット４は、パイプライン化アーキテクチャを用いて対の状態のパスデータを並行に処理する。 - 特許庁

METHOD OF GENERATING PARALLEL SIMD CODE FOR ARBITRARY TARGET ARCHITECTURE, COMPUTER READABLE MEDIUM, AND SYSTEM例文帳に追加

任意の標的アーキテクチャに対する並列ＳＩＭＤコードを生成する方法、コンピュータ可読媒体、およびシステム - 特許庁

DOUBLE-MODE VLIW ARCHITECTURE FOR IMPARTING SOFTWARE CONTROL VARIABLE MIX OF INSTRUCTION LEVEL AND TASK LEVEL PARALLEL PROCESSING例文帳に追加

命令レベル及びタスクレベル並行処理のソフトウェア制御可変ミックスを与える２重モ—ドＶＬＩＷア—キテクチャ - 特許庁

METHOD FOR ANALYZING LARGE-SIZED DISK RESIDENT DATA SET BY USING PATIENT RULE INDUCTION METHOD INSIDE COMPUTER SYSTEM, INSIDE PARALLEL ARCHITECTURE COMPUTER AND INSIDE SYMMETRICAL MULTIPROCESSOR ARCHITECTURE COMPUTER例文帳に追加

コンピュータシステム内、並列アーキテクチャ・コンピュータ内、及び、対称的マルチプロセッサ・アーキテクチャ・コンピュータ内で患者導入規則法を用いて大型ディスク常駐データ・セットを分析する方法 - 特許庁

SYSTEM, METHOD, AND COMPUTER PROGRAM PRODUCT FOR PERFORMING SCAN OPERATION ON SEQUENCE OF SINGLE-BIT VALUES USING PARALLEL PROCESSOR ARCHITECTURE例文帳に追加

並列プロセッサアーキテクチャを使用して単一ビット値のシーケンスに対してスキャン演算を実施するためのシステム、方法及びコンピュータプログラム製品 - 特許庁

To provide a block parallel decoding algorithm to perform iterative decoding for various codes and to provide a decoder architecture corresponding to the algorithm.例文帳に追加

種々の符号の繰返し復号化を実行するためのブロック並列復号化アルゴリズムおよび対応する復号化器アーキテクチャを提供すること。 - 特許庁

A chamber monitoring system may include a parallel architecture in which a single sensor control system is coupled to a number of different processing chamber control board sensor lines.例文帳に追加

チャンバ監視システムは、単一のセンサコントロールシステムが多数の異なる処理チャンバコントロールボードセンサ線に連結された並列アーキテクチャを含む。 - 特許庁

To provide a system, method, and computer program product for performing a scan operation on a sequence of single-bit values using a parallel processing architecture.例文帳に追加

並行処理アーキテクチャを使用して単一ビット値のシーケンスに対してスキャン演算を実施するためのシステム、方法及びコンピュータ製品を提供すること。 - 特許庁

To disclose a new compression and decompression (defrosting) architecture for performing fast matching during compression by advantageously using a plurality of parallel content addressable memories of different sizes.例文帳に追加

サイズの異なる複数の並列連想メモリを有利に使用して、圧縮中に高速マッチングを行う新規な圧縮及び伸張（解凍）アーキテクチャを開示する。 - 特許庁

Besides, a method of a coarse grain parallel processing by Open MP being a standard API for main storage sharing type multi-processor (SMP) architecture is proposed through the use of circuit division in the method.例文帳に追加

さらに本手法を回路分割を用いて、主記憶共有型マルチプロセッサ(SMP)アーキテクチャ用の標準APIであるOpenMPにより粗粒度並列処理する手法を提案する。 - 特許庁

Additionally, in response to the scan operation instruction, a scan operation is performed on a sequence of single-bit values using a parallel processor architecture with a plurality of processing elements.例文帳に追加

さらに、スキャン演算命令に応答して、スキャン演算が、複数の処理要素を備えた並列プロセッサアーキテクチャを使用して、単一ビット値のシーケンスに対して実施される。 - 特許庁

The graphics processing unit can efficiently carry out cryptographic processing because it has an architecture that is configured to handle a large number of parallel processes.例文帳に追加

グラフィック処理ユニットは、多数の並列処理を取り扱うようにコンフィギュレーションされているアーキテクチャーを有するので、暗号処理を効率的に実施することができる。 - 特許庁

The block parallel decoding algorithm and the decoder architecture corresponding to the algorithm employ a set of interconnected processing nodes configured in the form of a probability dependent graph.例文帳に追加

ブロック並列復号化アルゴリズムおよび対応する復号化器アーキテクチャは、確率依存グラフの形で構成される１組の相互接続される処理ノードを用いる。 - 特許庁

Japanese chip makers which formed the Parallel Processing RAM (PPRAM) consortium to investigate a scalable DRAM architecture with integrated logic to remedy growing bus bandwidth constraints 例文帳に追加

バス帯域幅制約の拡大を軽減すべく, 集積ロジックをもったスケーラブルなDRAMアーキテクチャを研究するコンソーシアム, PPRAM(並列処理RAM)コンソーシアムを結成した日本のチップメーカ達 - コンピューター用語辞典

The single network processor NP2 is parallel coupled to the Ethernet(R) switch E-SWITCH2 in an architecture suited to process part of the packets, or alternatively is cascade coupled to the Ethernet(R) switch E-SWITCH2 in an architecture suited to process all packets.例文帳に追加

単一のネットワークプロセッサＮＰ２は、パケットの一部を処理するのに適したアーキテクチャでは、イーサネット（登録商標）スイッチＥ−ＳＷＩＴＣＨ２と並列に結合され、あるいは、すべてのパケットを処理するのに適したアーキテクチャでは、イーサネット（登録商標）スイッチとカスケード結合されている。 - 特許庁

A top line T1 in parallel with a longest side L1 of a hexagon, forming an upper surface (first rectangular parallelepiped M1 and a second rectangular parallelepiped M2) of an architecture model is generated.例文帳に追加

建物モデル（第１直方体Ｍ１と第２直方体Ｍ２の組合せ）の上面を形成する６角形の最長辺Ｌ１に平行な第１頂線Ｔ１を生成する。 - 特許庁

To provide a parallel data processing apparatus for conquering a problem that, when it is necessary for a system to process a plurality of relatively small data item groups, the processing becomes inefficient in an SIMD (Single Instruction Multiple Data) architecture.例文帳に追加

ＳＩＭＤアーキテクチャは、システムが多数の相対的に小さいデータ項目グループを処理しなければならないときには非効率となる問題を克服する並列データ処理装置を提供することを目的とする。 - 特許庁

To provide an operating system architecture that provides a high level of system functionality in a multimedia console through the use of parallel system applications, while reducing narrow down of a control range of multimedia applications while running on the console.例文帳に追加

コンソール上において実行されているときに、マルチメディアアプリケーションの制御範囲が狭められるのを低減しつつ、並列システムアプリケーションを使用して、マルチメディアコンソール上で高いレベルのシステム機能を提供するオペレーティングシステムアーキテクチャを提供すること。 - 特許庁

Cellular arrays at a high operating rate many numbers of which are connected in parallel are realized by localizing data transfer through direct allocation of control / data flow graph and decreasing the area of a wire module and the delay through connection limited to four adjacent neighboring cells and a bit serial architecture.例文帳に追加

コントロール／データフローグラフの直接アロケーションによりデータ転送を局所化するとともに、隣接４近傍セルに限定した接続と、ビットシリアルアーキテクチャにより配線モジュールの面積と遅延を減少し、高稼働率で高並列なセルラアレーを実現する。 - 特許庁

This architecture is composed of 8 multiplication accumulation hardware units, which are connected in parallel and have their paths selected and depends upon a DMA controller 120 to retrieve and write back data from and to a DSP memory without having a DSP core 110 intervene.例文帳に追加

このアーキテクチャは、並列に接続されて経路選択され多重化された８個の乗算累算ハードウエア・ユニットからなり、ＤＭＡコントローラ１２０に依存し、ＤＳＰコア１１０が介入することなくＤＳＰメモリとの間でデータの検索および書戻しを行う。 - 特許庁

To provide a system switching function for minimizing deterioration in processing performance of the whole system even after system switching at the occurrence of a fault without requiring a resource exclusive for standby which is normally in an unoperated state in a database management system, particularly, a parallel database management system using Shared Nothing architecture.例文帳に追加

データベース管理システム、特に、Shared Nothingアーキテクチャを用いた並列データベース管理システムにおいて、通常時未稼動状態である待機専用のリソースを必要とせず、障害発生時の系切り替え後においても、システム全体の処理性能劣化を最小限に抑える系切り替え機能を提供する。 - 特許庁

To provide a multiprocessor array architecture which can provide a high degree of connectivity between processing elements within parallel arrays of processors while minimizing the wiring required to interconnect the processing elements and minimizing the communications latency encountered by inter-PE communications.例文帳に追加

プロセッサの並列アレイ内の処理エレメント間に高度の接続性を提供し、同時に、処理エレメントを相互接続するために必要な配線を最小限化し、かつＰＥ間通信が遭遇する通信待ち時間を最小限化することが可能な重プロセッサアレイのアーキテクチャを提供する。 - 特許庁

The disclosed multi-thread VLIW architecture uses the parallel processings of programs by issuing many instructions from a single program sequencer by a method similar to that of a single-thread VLIW processor and supports many program sequencers in the same way as making simultaneous multi-thread.例文帳に追加

開示されたマルチスレッドＶＬＩＷアーキテクチャは、単一スレッドＶＬＩＷプロセッサと同様な方法で単一のプログラムシーケンサから多数の命令を発行することによってプログラムの並列処理を使用するとともに、同時マルチスレッド化と同じように多数のプログラムシーケンサをサポートする。 - 特許庁