「trellis decoder」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The element decoder 11 is controlled based on the start and end point information of the estimated trellis.例文帳に追加

要素復号器１１はこの推定されたトレリスの起終点情報に基づいて制御される。 - 特許庁

In a step [11], a trellis decoder is turned off and the equalization parameter of an analog waveform equalizer is initialized.例文帳に追加

ステップ〔１１〕でトレリスデコーダーがオフされ、アナログ波形等化器の等化パラメータが初期化される。 - 特許庁

The TCPR Viterbi decoder 105 controls time varying trellis using the synchronous pattern detection signal.例文帳に追加

ＴＣＰＲビタビ復号器１０５は前記同期パターン検出信号を用いた時変トレリスの制御を行う。 - 特許庁

In such a constitution, the data can be decoded by a trellis decoder which is used in common to 4 and 8 states respectively.例文帳に追加

以上の構成により１つの４状態および８状態共用のトレリスデコーダでデータを復号できる。 - 特許庁

An optical transmitter 2 performs polarization multiplexing at an optical hybrid circuit 21 and decodes the received data with a trellis decoder 25.例文帳に追加

光受信機２では、光ハイブリッド回路２１で偏波分離し、トレリス復号化器２５で、受信データを復号する。 - 特許庁

The trellis decoder employs a code sequence detection system (40) that detects codes in input interleaved packet data.例文帳に追加

このトレリス・デコーダは入力インタリーブ化パケット・データ内のコードを検出するコード・シーケンス検出システム（４０）含んでいる。 - 特許庁

In a specific embodiment, a first synchronization test is met when a renormalization rate of a trellis decoder (90) is below a threshold value.例文帳に追加

具体的実施例で、第１同期テストは、トレリス・デコーダ（９０）の再標準化率が、限界値以下である時に満たされる。 - 特許庁

An initial state estimating section 16 cooperates with the element decoder 11 and estimates start and end point information of the trellis of a coding series.例文帳に追加

初期状態推定部１６は要素復号器１１と連携して符号化系列のトレリスの起終点情報を推定する。 - 特許庁

In order to account for the latency associated with trellis decoding and the presence of twelve interleaved decoders, feedback from the trellis decoder to the equalizer is performed by replicating the trellis decoder and equalizer hardware in a module (1) that can be cascaded in as many stages as needed to achieve the desired balance between complexity and performance.例文帳に追加

トレリス復号化に関連したレーテンシ及び１２のインタリーブ復号器の存在を補償するために、該トレリス復号器から該等化器へのフィードバックが、該トレリス復号器と等化器のハードウェアを、モジュール（１）で、計算量と性能との所望のバランスを実現するのに必要な段数においてカスケード接続し得るもの、において、繰り返すことによって、行われる。 - 特許庁

A coding part 23 generates a code corresponding to a correction pattern of a trellis decoder in a prescribed period and supplies it to an erasure flag generating part 26.例文帳に追加

コード化部２３は、所定期間内のトレリスデコーダ２の訂正パターンに応じたコードを発生し、イレージャフラグ発生部２６に供給する。 - 特許庁

The modulation SISO decoder 63 inputs a trellis soft output signal D64 supplied from a trellis SISO decoder 62, finds a soft decision value concerning error-correction encoded data D52 inputted to a modulation-encoder 52 in a recording system and generates a modulation soft decision signal D65.例文帳に追加

変調ＳＩＳＯ復号器６３は、トレリスＳＩＳＯ復号器６２から供給されるトレリス軟出力信号Ｄ６４を入力し、記録系における変調符号化器５２に入力された誤り訂正符号化データＤ５２に対する軟判定値を求め、変調軟判定信号Ｄ６５を生成する。 - 特許庁

A coding part 14 generates a code corresponding to a correction pattern of a trellis decoder 2 in a prescribed period and supplies it to an erasure flag detecting part 15.例文帳に追加

コード化部１４は、所定期間内のトレリスデコーダ２の訂正パターンに応じたコードを発生し、イレージャフラグ検出部１５に供給する。 - 特許庁

To provide a digital signal decoder in which control of time varying trellis in a TCPR Viterbi decoder, and synchronous pattern detection necessary for demodulation of recording codes are accurately performed.例文帳に追加

ＴＣＰＲビタビ復号器の時変トレリスの制御、及び記録符号の復調動作に必要な同期パターン検出を高精度で行うディジタル信号復号装置を提供することを目的とする。 - 特許庁

Concerning this maximum likelihood decoder, except for an originally non-existent inhibited transition, the trellis of a modulating system for changing a signal location at the time point of a symbol is simplified.例文帳に追加

本来存在しない禁止された遷移を除き、シンボル時点で信号点配置が変る変調方式のトレリスを簡単化した最尤復号器とする。 - 特許庁

In order to improve performance for the case of exchanging soft information with an outer soft-in soft-out (SISO) channel decoder or ECC decoder under the presence of correlated noise, the trellis is extended to include and model noise prediction.例文帳に追加

相関ノイズの存在下で、軟情報を外部の軟入力軟出力（ＳＩＳＯ）チャネルまたはＥＣＣデコーダと交換する場合の性能を改善するために、このトレリスは、ノイズ予測も含み、モデル化するように拡張される。 - 特許庁

A re-encoded trellis decoder output (6), rather than an equalizer output (19), is used as an input to a feedback filter (8) of a decision feedback equalizer (4).例文帳に追加

該等化器の出力（１９）ではなく、再符号化されたトレリス復号器の出力（６）が判定帰還型等化器（４）のフィードバック・フィルタ（８）への入力として用いられる。 - 特許庁

When the evaluation value is larger (much error), the equalization parameter before change is taken as the optimum equalization parameter in step [17], and the trellis decoder is turned on in a step [18].例文帳に追加

また評価値が大きい（エラーが多い）ときは、ステップ〔１７〕で変更前の等化パラメータが最適の等化パラメータとされて、ステップ〔１８〕でトレリスデコーダーがオンされる。 - 特許庁

To provide a coder, a coding method, a program for the coding method, a decoder, a decoding method, and a program for the decoding method, to which a processing related to a serial concatenated trellis coding and a serial concatenated trellis coded modulation are particularly applied to enhance the performance.例文帳に追加

本発明は、符号化装置、符号化方法、符号化方法のプログラム、復号装置、復号方法、復号方法のプログラムに関し、特に縦列連接符号化及び縦列連接符号化変調に係る処理に適用して、従来に比して性能を向上する。 - 特許庁

This invention solves the task by adopting a ring buffer configuration for memories, that respectively store state metric data by the number of trellis states calculated by an ACS(add-compare-select) unit in existence in the inside of a decoder, external information data obtained from each decoder and received data.例文帳に追加

復号器内部に存在する加算比較器（ＡＣＳ）から算出するトレリス状態数分のステートメトリックデータ、各復号器から得られる外部情報データ、及び、受信データをそれぞれ格納する各メモリを、それぞれリングバッファ構成とすることで実現する。 - 特許庁

To minimize the entire circuit scale of the trellis decoder by minimizing the number of bits of an input signal to a delay circuit, so as to reduce the number of components of the delay circuit as much as possible.例文帳に追加

トレリスデコーダにおいて、遅延回路への入力ビット数をできるだけ減らすことにより遅延回路の素子数をできるだけ少なくし、それによって全体の回路規模ができるだけ小さくすること。 - 特許庁

To provide an error correction decoder where a configuration of the coder is simplified by eliminating the need for processing of adding a tail bit in a trellis termination processing and deterioration in a coding rate can be prevented.例文帳に追加

トレリス終端処理においてテールビットを付加する処理を不要にして符号器の構成を簡単にするとともに、符号化率の低下を防止することができる誤り訂正復号器を提供する。 - 特許庁

To provide a partial parallel trellis decoder with an equalizer that utilizes a plurality of channel estimate devices 377, 379 but use the number of the independent channel estimate devices less by one than the number of states.例文帳に追加

複数のチャネル推定器３７７，３７９を利用するが、各状態について一つより少ないの独立したチャネル推定器を利用する、等化器付きの部分並列トレリス・デコーダ３６０を提供する。 - 特許庁

The part 26 generates an erasure flag based on the supplied code and the sum of the Humming distances between the input and output of the trellis decoder in the prescribed period which is detected by a total detecting part 25.例文帳に追加

イレージャフラグ発生部２６は、供給されたコードと、総和検出部検出部２５によって検出された所定期間内のトレリスデコーダ２の入出力間のハミング距離の総和に基づいてイレージャフラグを発生する。 - 特許庁

To provide an error correction circuit and an error correcting method to decode data with no generation of cosets by means of a trellis decoder that has (n) types of states, i.e., can perform the decoding operations in plural different types of states.例文帳に追加

ｎ種類の状態のトレリスデコーダ、つまり異なる複数種類の状態において復号を行い得るトレリスデコーダを用いて、コセットを生成せずに、データを復号する誤り訂正回路及び誤り訂正方法を提供する。 - 特許庁

To provide a digital signal decoder which realizes minimizing a decoding impossible area occurring when time-varying structure cannot be controlled in the case of performing Viterbi decoding by using a trellis having the time-varying structure.例文帳に追加

時変構造を持つトレリスを用いてビタビ復号を行う際に時変構造の制御が正常に行えなくなった場合に生じる復号不能領域を最小限に抑えることが可能となるディジタル信号復号装置を提供する。 - 特許庁

The divisor polynomial multiplication processing section of the recursive type system convolution coding is mounted between an addition comparison selecting processing section in a conventional maximum-likelihood decoder and a pass memory, divisor polynomial multiplication is conducted to a bit list corresponding to a selected trellis transition pass, and a transmission-information bit list is decoded.例文帳に追加

従来の最尤復号器における加算比較選択処理部と、パスメモリの間に、再帰形組織畳み込み符号の除数多項式乗算処理部を設け、選択されたトレリス遷移パスに対応するビット系列に除数多項式乗算を行い、送信情報ビット系列を復号する。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a circuit 157 for distributing a logarithmic likelihood Iγ representing the probability γ determined by the output pattern and receiving value of a code logarithmically for each receiving value such that it corresponds to a branch on a trellis depending on the configuration of a code.例文帳に追加

要素復号器における軟出力復号回路は、受信値毎に、符号の出力パターンと受信値により決定される確率γを対数表記した対数尤度Ｉγを、符号構成に応じたトレリス上の枝に対応するように分配するＩγ分配回路１５７を備える。 - 特許庁

To provide a Viterbi decoder capable of decoding based upon the maximum likelihood path even when there is states having the same path metric among a plurality of states at a specified point of time of a trellis diagram or when there are many states having similar path metrics.例文帳に追加

トレリス線図の所定の時点における複数のステートの中に、同じパスメトリックを有するステートや、あるいは似通ったパスメトリックを有するステートが多数存在するような場合にも最尤のパスに基づいた復号化を実施することができるビタビ復号器を提供することを目的とする。 - 特許庁

A turbo decoder 50 of the read/ write channel 5 has a end bit processing function of adding a necessary irreducible end bit array for ending decoding processing using a trellis to an RSC series and deleting the end bits from an APP decoded series.例文帳に追加

リード／ライトチャネル５のターボコーデック５０は、データ記録再生時に、ＲＳＣ系列に対してトレリスを利用した復号化処理を終了させるための必要最小限の終端ビット列を付加し、またＡＰＰ復号化系列から当該終端ビットを削除する終端ビット処理機能を有する。 - 特許庁

In the digital television receiver, the channel state generating circuit generates a channel state information signal from the output of a determination feedback equalizer utilizing periodic characteristics of an NTSC signal in order to acquire an improved SNR, and outputs the channel state information signal to a trellis decoder for computing a branch metric.例文帳に追加

デジタルテレビ受信機では、改善されたＳＮＲを獲得するために、ＮＴＳＣ信号の周期的特性を利用して、チャンネル状態の生成回路が、決定フィードバック等化器の出力からチャンネル状態情報信号を生成して、ブランチ・メトリックの計算を行うトレリスデコーダに出力する。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a circuit 156 for calculating a logarithmic likelihood Iγ representing a probability γ determined by the output pattern and receiving value of a code logarithmically for each receiving value, and a circuit 157 for distributing the logarithmic likelihood Iγ such that it corresponds to a branch on a trellis corresponding to the configuration of a code.例文帳に追加

要素復号器における軟出力復号回路９０は、受信値毎に、符号の出力パターンと受信値により決定される確率γを対数表記した対数尤度Ｉγを算出するＩγ算出回路１５６と、対数尤度Ｉγを、符号構成に応じたトレリス上の枝に対応するように分配するＩγ分配回路１５７とを備える。 - 特許庁

A non-uniform error protection system includes: a coding modulator which integrally processes coding and modulation, through trellis coding modulation, for transmitting a signal to a communication path; an adaptive equalizer which reduces phasing waveform distortion of a signal received via the communication path; and a demodulating decoder which integrally processes demodulation and decoding, while using Viterbi decoding, on a signal output from the adaptive equalizer.例文帳に追加

不均一誤り保護システムは、通信路に信号の送信を行う、トレリス符号化変調によって符号および変調を一体で処理する符号変調器と、通信路を介して受信した信号のフェージング波形歪みを低減する適応等化器と、適応等化器から出力される信号をビタビ復号によって復調および復号を一体で処理する復調復号器とを有するものである。 - 特許庁

The digital data demodulator DMOD includes cascade connection of a detection circuit DDET to detect received zero data, an inverse shift circuit DTRN that shifts a constellation point having the lowest power to a point corresponding to the zero data cell, an inverse rotation circuit DRAN that inversely rotates the constellation point, a data decoder or an inverse mapping device DMAP and a trellis code demodulator TCD.例文帳に追加

ディジタルデータ復調器装置ＤＭＯＤは、受信されたゼロデータを検出するための検出回路ＤＤＥＴ、カスケード連結された、最も低い電力を有するコンステレーションポイントをゼロデータセルに対応するポイントへシフトさせる逆シフト回路ＤＴＲＮ、コンステレーションポイントを逆回転させる逆回転回路ＤＲＡＮ、データデコーダまたは逆マッピング装置ＤＭＡＰ、およびトレリスコード復調器装置ＴＣＤを含んでいる。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit 161' for calculating a logarithmic soft output I /1 calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, selects a relevant branch depending on the I/O pattern of each branch, and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路１６１’は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入出力パターンに応じて該当する枝を選択し、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit for calculating a logarithmic soft output Iλ calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, generates an enable signal indicative of the input of each branch and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament based on the enable signal.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入力を示すイネーブル信号を生成し、このイネーブル信号に基づいて、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁