「プリフェッチ」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

また、候補とするループ展開数Ｕに対して、Ｕ倍展開後のループ中のメモリ参照に対するプリフェッチ数を見積もり（Ｓ６１０）、これが計算機が備えるプリフェッチバッファ数を越える場合にはＵを展開数として選択しない。例文帳に追加

Also, a prefetch number to memory reference in a loop after U-fold development is estimated for the loop development number U to be defined as a candidate (S610) and when it exceeds the number prefetch buffers provided in a computer, the U is not selected as a development number. - 特許庁

プロセッサ装置１０においては、一連のインストラクションがメインプログラム用プリフェッチャ１３でプリフェッチされ、プリデコーダ１４でプリデコードされ、マルチプレクサ１８を介してデコーダ１２および実行ユニット１１に供給され所望の処理が行われる。例文帳に追加

This processor 10 prefetches a series of instructions by a prefetcher 13 for a main program and predecodes them by a predecoder 14, and they are supplied to a decoder 12 and an execution unit 11 via a multiplexer 18 to perform a desired process. - 特許庁

送信側ノード１のメモリ１１の転送コマンドキュー１１１内にコマンドが複数キューイングされている場合、コマンド先読み機構１３１はコマンドの先読みを実施し、プリフェッチパケット作成機構１３２はその結果を基にプリフェッチパケットを作成する。例文帳に追加

When a plurality of commands are queued in the transfer command queue of the memory 11 of a transmitting node 1, a command look-ahead mechanism 131 executes look-ahead of commands, and a prefetch packet creation mechanism 132 forms a prefetch packet based on the result. - 特許庁

コンパイラ装置１００によって生成されたプリフェッチおよびプリパージ用スレッドはメインプログラムと並列に動作しながら、プログラムの優先度やキャッシュメモリの使用率を考慮したプリフェッチおよびプリパージを行う。例文帳に追加

The thread for the pre-fetching and pre-purging which is generated by the compiler device 100 conducts the pre-fetching and pre-purging in consideration of the priority of the program and the use rate of a cache memory while operating in parallel to a main program. - 特許庁

画像処理装置において、ＰＤＬプリフェッチ部（４０）により入力データのページ記述言語をプリフェッチし拡張ソフトウェアモジュール（６０，６１）での処理に必要な命令が入力データに含まれているかどうかを調べ、その結果を基に、クロック切替え処理を実行する。例文帳に追加

This image processor is configured to prefetch the page description language of input data by a PDL prefetch part (40), and to check whether or not instructions necessary for processing by extended software modules (60, 61) are included in input data, and to execute clock switching processing based on the result. - 特許庁

キャッシュ制御装置において、プロセッサによる要求プログラムが、キャッシュメモリにプリフェッチされているかどうかを判定し、ヒット率を取得するヒット率取得手段と、該ヒット率が所定の閾値を下回った際に前記プロセッサが要求したプログラムを特定し、該プログラムをヒット率が前記所定の閾値を下回る次の推定周期より前に、前記キャッシュメモリにプリフェッチするプリフェッチ制御手段とを有する。例文帳に追加

A cache controller includes a hit rate acquisition means for determining whether programs requested by a processor have been prefetched to a cache memory to acquire a hit rate, and a prefetch control means for specifying a program requested by the processor when the hit rate falls below a predetermined threshold and prefetching the program to the cache memory before the next period when the hit rate is expected to fall below the predetermined threshold. - 特許庁

命令プロセッサ1と命令プロセッサ2はロードとプリフェッチを区別できる信号を付加したリクエストを主記憶制御装置3に発行し、主記憶制御装置3はロードリクエストとプリフェッチリクエストとを別のキューに登録し、プライオリティ回路22はロードリクエスト処理中である事をプライオリティ回路23もしくはプライオリティ回路24に通知することで、先行プリフェッチリクエストを追い越して後続ロードリクエストを優先的に処理する。例文帳に追加

The instruction processors 1 and 2 issue a request with an attached signal for distinguishing a load from a prefetch to a main storage controller 3, the controller 3 registers a load request and a prefetch request into different queues, a priority circuit 22 skips the preceding prefetch request and processes the subsequent load request by notifying a priority circuit 23 or 24 that the load request is currently processed. - 特許庁

そして、タスク管理テーブルに基づいて、タスクの実行開始までにタスクを構成する命令コードをプリフェッチするプリフェッチ部を備えることで、新たなタスクが実行状態になったときに、そのタスクの命令コードがキャッシュメモリ上に取り込まれていることになるため、キャッシュミスヒットを減らすことができる。例文帳に追加

When a prefetch part prefetching an instruction code constituting the task before starting task execution based on the task management table is installed, cache mis-hit can be reduced since an instruction code of a new task is fetched in a cache memory when the new task is executed. - 特許庁

ストライピングを使用した構成のディスクアレイ装置において、シーケンシャルリードの要求に対するプリフェッチ処理につき、積極的に複数のディスク装置を多重で動作させて、従来行っていた要求データの後続アドレスに加え、これと非連続なアドレスであって別のディスク装置のデータをもプリフェッチするようにする。例文帳に追加

In a disk array device configured by using striping, a plurality of disk devices are actively operated in a multiple status in prefetch processing in response to a sequential read request, and not only the following addresses of the request data in a conventional manner but also addresses discontinuous with those addresses are obtained to prefetch the data of another disk device. - 特許庁

プロセッサは、命令プリフェッチングのためのプロシージャ復帰アドレスを予測するために使用される復帰スタック回路を含み、復帰スタックコントローラが、所与の復帰命令に関連する復帰レベルの数を決定し、その数の復帰アドレスを復帰スタックからポップすることにより、一連の連続したプロシージャ呼出し中の最初の呼出プロシージャの復帰アドレスをプリフェッチする。例文帳に追加

A processor includes a return stack circuit used for predicting procedure return addresses for instruction pre-fetching, wherein a return stack controller determines the number of return levels associated with a given return instruction, and pops that number of return addresses from the return stack, to pre-fetch the return address of the original calling procedure in a chain of successive procedure calls. - 特許庁

また、マルチブロックプリフェッチ制御部は、第2prefetch開始命令を受信した場合、当該命令に含まれるプリフェッチ対象領域情報とキャッシュブロックの大きさとに基づき、転送すべき複数のキャッシュブロックを特定し、複数のキャッシュブロックを所定の処理の実行時間内で転送するようにスケジューリングし、転送指示を出力する。例文帳に追加

When receiving the second prefetch start instruction, the multiblock prefetch control part specifies a plurality of cache blocks to be transferred on the basis of prefetch object area information included in the instruction and the size of the cache blocks, performs scheduling so as to transfer the plurality of cache blocks within an execution time of a prescribed process and outputs a transfer instruction. - 特許庁

ループに属するプリフェッチ対象データに対して、データが属するループの外側ループを順に辿り、そのループより内側の全ループのイタレーション間で対象データが連続的にアクセスされるようなループのうち最も外側のループを検出し、検出したループ全体で参照されるデータストリームに対するプリフェッチ起動命令を生成して挿入する。例文帳に追加

For prefetch object data belonging to a loop, loops outside the loop the data belongs to are successively traced to detect the outermost loop of loops such that the object data is continuously accessed between iterations of all loops inside the loop, and a prefetch starting command to the data stream the detected whole loop refers to is generated and inserted thereto. - 特許庁

タグメモリ１１が有する各ウェイは、入力アドレス中の入力インデックスアドレス及びプリフェッチ・インデックスアドレスを並行して入力し、入力インデックスアドレスによるアクセスで得られる第１のタグアドレス及びプリフェッチ・インデックスアドレスによるアクセス得られる第２のタグアドレスを並行して出力することが可能なメモリ部品を有する。例文帳に追加

Each way included in a tag memory 11 has a memory part which receives an input index address in the input address in parallel with the prefetch index address and output a first tag address obtained in access by the input index address in parallel with a second tag address obtained in access by the prefetch index address. - 特許庁

共通バス９に対して、キャッシュ５及びプリフェッチ制御部６を内蔵するＣＰＵ２と、制御用ＩＣ８と、ＣＰＵ２によって実行される制御プログラム３が記憶されるＲＯＭ４とが接続されている場合に、バスブリッジ１０及びマルチプレクサ１３は、ＲＯＭ４に対するアクセスをプリフェッチ信号がアクティブである場合にのみ許可する。例文帳に追加

When a CPU 2 which incorporates a cache 5 and a prefetch control section 6, an IC 8 for control and a ROM 4 in which a control program 3 to be executed by the CPU 2 are connected to a common bus 9, a bus bridge 10 and a multiplexer 13 permit access to the ROM 4 only when a prefetch signal is active. - 特許庁

各セグメントアレイごとに、バースト読出データをラッチするプリフェッチラッチ回路と、バースト書込データをラッチするプリロードラッチ回路とを設ける。例文帳に追加

Each of the segment arrays is provided with a prefetch latch circuit for latching burst read data and a preload latch circuit for latching burst write data. - 特許庁

本来ソフトウェアで行われてきたループ処理に関わるアドレス計算や判断処理をソフトウェアで行うことなく、かつ自動的に継ぎ目の無いデータとしてキャッシュにプリフェッチする。例文帳に追加

To automatically prefetch data in a cache as seamless data without performing an address calculation or determination processing related to loop processing which has been essentially carried out in software in the software. - 特許庁

ソフトウェアプリフェッチ命令の中に、オペランドデータを転送するキャッシュ階層、オペランドデータの転送量、または、その両方を指示することのできる指示ビットが設けられる。例文帳に追加

In the software prefetch instruction, an indication bit is provided which can indicate a cache layer transferring operand data or/and the transfer amount of the operand data. - 特許庁

プリフェッチメカニズムは、予測的で、前のパイプライン段階からの三角形幾何情報を用いて前記キャッシュに予め装填することができ、それによってメモリ帯域幅効率の向上を可能にすることができる。例文帳に追加

A prefetch mechanism can be stored in advance in cache predictively using a triangular geometric information in a previous pipeline step, thereby improving efficiency of memory bandwidth usage. - 特許庁

ＤＭＡエンジン４１２は、可能な限り１つのトランザクション当たり複数のディスクリプタを要求し、ディスクリプタ・プリフェッチ・バッファを満杯に保つ。例文帳に追加

A DMA engine 412 keeps the descriptor prefetch buffer full by requesting multiple descriptors per transaction whenever possible. - 特許庁

入力アドレスに対するキャッシュヒット判定と、入力アドレスの隣接アドレスに限定されないプリフェッチアドレスに対するキャッシュヒット判定とを並行して実行することが可能なキャッシュメモリを提供する。例文帳に追加

To provide a cache memory for performing cache hit determination of an input address in parallel with cache hit determination of a prefetch address which is not limited to the adjacent address of the input address. - 特許庁

ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）からスタティック・ランダムアクセスメモリ（ＳＲＡＭ）へのプリフェッチを行うシステム、方法及び装置を提供する。例文帳に追加

To provide a system, method, and apparatus for performing prefetch from a dynamic random access memory (DRAM) to a static random access memory (SRAM). - 特許庁

ラインＭの実行時にラインＭ＋１をＬ２キャッシュ又はメイン・メモリからＬ１命令キャッシュに選択的にプリフェッチする方法を提供する。例文帳に追加

To provide a method that selectively prefetches a line M+1 from an L2 cache or a main memory to an L1 instruction cache when executing a line M. - 特許庁

オーディオデータをプリフェッチ（pre-fetch：予め取り出すこと）することによって、オーディオ信号プロセサがオーディオデータの読出しを継続でき、したがって、原形を損なわずにオーディオの再生を提供できる。例文帳に追加

To enable an audio signal processor to continue reading out of audio data by pre-fetching the audio data, and consequently, to provide an audio reproduction method without impairing the original form. - 特許庁

記憶装置とコンピュータ装置との間で送受されるデータをキャッシュするキャッシュメモリが、該記憶装置からの読み出しデータのプリフェッチによって枯渇してしまうことを回避する。例文帳に追加

To avoid depletion of a cache memory for caching data sent/received between a storage device and a computer device due to prefetch of readout data from the storage device. - 特許庁

キャッシュコントローラが自ら、プロセッサから主記憶に対して発行するアクセス要求を基に任意のアドレス方向、任意のストライド幅の一つあるいは複数のプリフェッチ要求を生成する。例文帳に追加

To generate one or plural prefetch requests related to arbitrary address direction and arbitrary stride width by a cache controller itself on the basis of an access request issued from a processor to a main memory. - 特許庁

ブロックデータまたはラインデータの転送時、前述のソフトウェアプリフェッチ命令内の指示ビットに基づいて、所要のデータをキャッシュに転送する。例文帳に追加

When block data or line data are transferred, necessary data are transferred to the cache on the basis of the indication bit in the software prefetch instruction. - 特許庁

Ｎ（Ｎは２以上の自然数）ビットプリフェッチ方式を使用する半導体メモリ装置は、直列／並列変換器、並列／直列変換器及びカラムデコーダを具備する。例文帳に追加

A semiconductor memory device using a N (N: natural number ≥2) bit prefetch scheme is provided with a serial/parallel converter, parallel/ serial converter, and a column decoder. - 特許庁

プリフェッチバッファ２は、メモリ３から先読みして格納した命令の中に分岐命令が含まれるかどうかの分岐予測を行って、その分岐予測結果をＣＰＵ１へ通知する。例文帳に追加

The prefetch buffer 2 predicts a branch by determining whether the stored instructions read ahead from the memory 3 includes a branch instruction or not and informs the CPU 1 of the branch prediction result. - 特許庁

多ビットプリフェッチアドレス生成回路１１は、読み出し／書き込みコマンドの入力の有無にかかわらず、外部アドレス信号から、内部的には同時に処理される複数のデータの内部アドレス信号を生成する。例文帳に追加

A multibit prefetch address generating circuit 11 generates a internal address signals of a plurality of data which are processed simultaneously internally in accordance with external address signals regardless of the existence of the inputs of reading/writing commands. - 特許庁

２次キャッシュは、１次キャッシュに問い合わせることなく１次キャッシュ側の状態を判断して、２次キャッシュ側のリフィル及びプリフェッチの処理を行う。例文帳に追加

The secondary cache decides the state of the primary cache side without inquiring the primary cache and performs secondary cache side refill and prefetch processing. - 特許庁

バスを時分割で利用することにより、バスコンフリクト無しに常に命令フェッチが行え、プリフェッチキューのフラッシュを防ぐことができる。例文帳に追加

By utilizing the bus in time division manner, an instruction can be fetched at all the time without bus conflict and the flash of the prefetch queue can be prevented. - 特許庁

タグ・キャッシュは複数のタグを含み、各タグはメモリ装置におけるページの１つと関連付けられ、プリフェッチ・バッファにおけるラインの少なくとも１つに対するポインタを含む。例文帳に追加

The tag cache includes a plurality of tags, where each tag is associated with one of the pages in the memory device and each tag includes a pointer to at least one of the lines in the prefetch buffer. - 特許庁

受信側ノード２では後続データセルの到着前に、プリフェッチパケットロールイン機構２４２によって変換テーブルキャッシュ２４１にロールインさせ、変換テーブルキャッシュ２４１のミスヒットを防止する。例文帳に追加

In a receiving node 2, the packet is rolled in a conversion table cache 241 by a prefetch packet roll-in mechanism 242 before arrival of a following data cell to prevent a mishit of the conversion table cache 241. - 特許庁

未決のラインＭにおいて未解決のブランチが存在する場合、ラインＭ＋１は予測的であり、メイン・メモリからではなく、Ｌ２キャッシュからＬ１命令キャッシュにプリフェッチされる。例文帳に追加

If an unresolved branch exists in the unsettled line M, the line M+1 being predictive is prefetched not from the main memory but from the L2 cache to the L1 instruction cache. - 特許庁

メモリをアクセスし、プリフェッチバッファを複数有するブリッジ回路にバス接続されるバス接続回路に関し、１つのバス接続回路を接続しても、バスを効率良く使用する。例文帳に追加

To provide a bus connecting circuit bus-connected to a bridge circuit having a plurality of prefetch buffers and accessing a memory, and to efficiently use a bus even when one bus connecting circuit is connected. - 特許庁

ディスクリプタ・プリフェッチを用いてダイレクト・メモリ・アクセス・ブロック移動を行なう方法、ダイレクト・メモリ・アクセス装置、及びデータ処理システム例文帳に追加

METHOD FOR DIRECT MEMORY ACCESS BLOCK MOVEMENT USING DESCRIPTOR PREFETCH, DIRECT MEMORY ACCESS DEVICE, AND DATA PROCESSING SYSTEM - 特許庁

上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。例文帳に追加

The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer. - 特許庁

複雑な回路の構成なしに書き込みを願わないデータをマスキングできる改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ及びこれに対するデータマスキング方法を提供する。例文帳に追加

To provide a prefetch type FCRAM having an improved data writing control circuit for masking data which does not require recording without a complicated circuit structure, and provide a data masking method for the same. - 特許庁

データをプリフェッチするタイプの複数のデータを連続して扱うメモリを用いた場合において、通常の横方向でも、縦方向でも、共に効率を落とすことなく、アクセスする。例文帳に追加

To perform access in using a memory which continuously deals with a plurality of data of a data prefetch type in both a normal horizontal direction and a vertical direction without deteriorating efficiency. - 特許庁

命令キャッシュ及びプリフェッチキューの機能のＯＮ／ＯＦＦの組み合わせが設定できる中央処理装置及び中央処理システムを提供することを目的とする。例文帳に追加

To provide a central processing unit and central processing system which can set combinations of ON/OFF states of the functions of an instruction cache and a prefetch queue. - 特許庁

デジタル信号プロセッサ（３０）または他の処理装置で使用されるメモリ管理ユニット（４２）に、プリフェッチコマンドに応答して仮想アドレスから物理アドレスへの変換を実行する回路を設ける。例文帳に追加

The memory management unit (42) used by a digital signal processor (30) or another processor is provided with a circuit for responding to a prefetch command and performing conversion from a virtual address into a physical address. - 特許庁

キャッシュ制御部を備えた演算処理装置に於いて、キャッシュメモリ及び汎用レジスタの両方を使用してデータのプリフェッチを行えるようにすることにより、処理速度を向上させる。例文帳に追加

To improve the processing speed of an arithmetic processor equipped with a cache control part by prefetching data by using both a cache memory and a general register. - 特許庁

記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。例文帳に追加

Either a first portion or a second smaller portion of data retrieved from a storage array is loaded into a data buffer in accordance with a prefetch mode selection, and then output from a memory device via a signaling interface. - 特許庁

キャッシュの状態が「データがない、ロード向け、ロード及びストア両方向け」の３状態を持つ場合において、プリフェッチ命令を包括的に自動生成する方法及びコンパイラを提供すること。例文帳に追加

To provide a method for comprehensively and automatically generating a prefetch instruction when a cache state includes three states: "having no data; for loading; and for both loading and storage", and to provide a compiler. - 特許庁

メモリアレイから２ビットプリフェッチされデータバスによって増幅回路１５４に伝達されたデータは外部から与えられるスタートアドレスであるコラムアドレスの最下位ビットに応じて順序づけされる。例文帳に追加

Data pre-fetched 2 bits from a memory array and transmitted to an amplifier circuit 154 by a data bus is ordered in accordance with the least significant bit of a column address being a start address externally given. - 特許庁