「プリフェッチ」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

タグ制御のバッファはプリフェッチ・バッファを含み、プリフェッチ・バッファはメモリ装置からの個々にアドレス可能な少なくとも１つのラインを含む。例文帳に追加

The tag controlled buffer includes a prefetch buffer including at least one of the individually addressable lines form the memory device. - 特許庁

ディスクリプタ・プリフェッチ・バッファにスペースがある時には、バッファがサポートする最大数のディスクリプタをバス・エンジンが要求するアグレッシブ・プリフェッチをＤＭＡエンジンが使用可能である。例文帳に追加

The DMA engine may use an aggressive prefetch where the bus engine requests the maximum number of descriptors that the buffer supports when there is any space in the descriptor prefetch buffer. - 特許庁

シーケンシャルアクセスデータでない場合であってもプリフェッチをおこない、かつプリフェッチの効率性を追求して記憶装置の読み出し性能を向上させる。例文帳に追加

To improve readout performance of a storage device, by performing a prefetch even for not sequential access data and by achieving prefetch efficiency. - 特許庁

この際、キャッシュメモリの残容量に応じてプリフェッチサイズおよびプリフェッチ量を動的に変更することで、キャッシュメモリの枯渇を防止し、システム全体の性能の低下を回避する。例文帳に追加

Hereat, a prefetch size and a prefetch amount are dynamically changed according to a remaining capacity of the cache memory, thus preventing depletion of the cache memory and avoiding performance degradation of the entire system. - 特許庁

ＷＡＰのアドレスからデータのプリフェッチを始め、検出回路１０７が、ＷＡＰの値がＥ−ＡＤＲの値以上のアドレスになったことを検出すると、プリフェッチを停止する。例文帳に追加

The prefetch of data is started from the address of the WAP and when a detection circuit 107 detects the value of the WAP becomes an address more than the value of the E-ADR, prefetch is stopped. - 特許庁

プリフェッチ・ロジックは、要求されたメモリ・データをロードし、その要求されたメモリ・データを要求側に返すとともに、近い将来に要求される可能性のあるメモリ・データをプリフェッチ・バッファにロードする。例文帳に追加

The prefetch logic loads requested memory data, returns the requested memory data to the requesting side and loads the memory data possible to be requested in the near future to the prefetch buffer. - 特許庁

そして、実行ユニットは、プログラム内の所定の処理の前に挿入された第1prefetch開始命令を実行し、プリフェッチ対象領域情報を含む第2prefetch開始命令をマルチブロックプリフェッチ制御部に出力する。例文帳に追加

The execution unit executes a first prefetch start instruction inserted before prescribed process in a program, and outputs a second prefetch start instruction including prefetch object area information to the multiblock prefetch control part. - 特許庁

命令実行ユニット１は、命令キャッシュ２からprefetch命令を読み出して、プリフェッチ対象アドレスがプリフェッチ機構６及びデータキャッシュ３に伝えられる。例文帳に追加

An instruction executing unit 1 reads a prefetch instruction from an instruction cache 2 and a prefetch object address is reported to a precfetch mechanism 6 and a data cache 3. - 特許庁

直接プリフェッチ制御部１６１は、直接プリフェッチコマンドに基づき、メモリセルアレイ１１１からラインバッファ１２１まで直接にセグメント単位のデータを読み出す制御を行う。例文帳に追加

A direct prefetch control unit 161 controls to directly read data in a segment unit from a memory cell array 111 to a line buffer 121 based on a direct prefetch command. - 特許庁

ＳＤＲＡＭメモリコントローラー１１０は、プリフェッチバッファ内のリード要求を受信する前に次のプリフェッチコマンドを受信すると、データを破棄する。例文帳に追加

When receiving the next prefetch command before receiving a read request in the prefetch buffer, the SDRAM memory controller 110 abandons the data. - 特許庁

キャッシュ転送制御部７はこのプリフェッチバッファ２からＣＰＵコア６へ出力された命令の実行を確認した後、その命令をプリフェッチバッファ２から命令キャッシュ３に格納させる。例文帳に追加

A cache transfer-control section 7 confirms execution of the instruction output from the pre-fetch buffer 2 to the CPU core 6, and thereafter stores the instruction from the pre-fetch buffer 2 to the instruction cache 3. - 特許庁

アドレス生成部１６は、上位装置から供給される入力アドレスに基づいて、プリフェッチアドレスに含まれるプリフェッチ・インデックスアドレスを生成する。例文帳に追加

An address generation part 16 generates a prefetch index address included in a prefetch address based on an input address supplied from a higher-level device. - 特許庁

ハードウェアによりキャッシュへのプリフェッチをおこなうプロセッサにおいて、ストリーム間のアドレス進行のスピードに応じてプリフェッチ要求先アドレスが可変であるようにし、プロセッサのメモリ性能を向上させる。例文帳に追加

To improve memory performance of a processor by making a prefetch requirement destination address variable according to a speed of address progress between streams, in the processor performing a prefetch to a cache by hardware. - 特許庁

プリフェッチ制御回路（１０４）は、分岐命令により分岐した場合に分岐先命令をプリフェッチバッファに取り込み、分岐しなかった場合は無視する。例文帳に追加

A prefetch control circuit (104), when branching is performed by the branch instruction, fetches the branch destination instruction into the prefetch buffer; and when branching is not performed, ignores the branch destination instruction. - 特許庁

モード切替部２２７は、モード切替指示が検出された際にデータ転送処理が実行中でなければ、すみやかにプリフェッチバッファ２１０におけるプリフェッチサイズの切替を実行する。例文帳に追加

A mode change part 227 smoothly changes the prefetch size of the prefetch buffer 210 on condition that the data transfer processing is not being executed when the mode change instruction is detected. - 特許庁

このプリフェッチロジックは、少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送し得る。例文帳に追加

The prefetch logic may transfer two or more cache lines from an open page in the DRAM to the SRAM, at least in a part, based on the prefetch hint. - 特許庁

プリフェッチ部１３は、エリア予測部１２での予測結果に基づいて、そのデータ（または命令）のプリフェッチを行ってキャッシュ１１１上に先読みする。例文帳に追加

A pre-fetch part 13 pre-fetches the data (or the instruction) based on a prediction result by the area predicting part 12 and prereads it on a cache 111. - 特許庁

メモリ・コントローラがプリフェッチ・バッファからメモリ要求を満足させるデータを取得できない場合、主メモリはアクティブな電力状態に切り替えられ、プリフェッチ・ロジックが呼び出される。例文帳に追加

When the memory controller cannot acquire data for satisfying a memory request from the prefetch buffer, the main memory is switched to an active power state and the prefetch logic is called. - 特許庁

そして、キャッシュヒットチェックを実行する旨が記憶されており、かつ、プリフェッチ命令を受信した場合に、プリフェッチ命令を拡張してキャッシュヒットチェック処理を実行する。例文帳に追加

When the flag bit indicates to perform the cache hit check and a prefetch instruction is received, the prefetch instruction is extended to perform the cache hit check. - 特許庁

命令パケットには分岐予測フラグを設けて、これが「１」を示している場合にはネクストラインプリフェッチ部１５０からシステムメモリ１４０に対するネクストラインの命令プリフェッチを抑止する。例文帳に追加

The instruction packet includes a branch prediction flag, and when this branch prediction flag indicates "1", the instruction pre-fetch of a next line from a next line pre-fetch part 150 to a system memory 140 is suppressed. - 特許庁

命令要求制御回路（１０４）は、分岐命令をデコードした時点で分岐先命令をプリフェッチ要求し、それ以外の時はシーケンシャルに命令のプリフェッチ要求を行う。例文帳に追加

An instruction request control circuit (104) demands prefetching of a branch destination instruction, when the branch instruction is decoded; and at other time, makes a request for prefetching an instruction sequentially. - 特許庁

連続したアドレスのライトコマンドを受信した場合はプリフェッチリードに使用するプリフェッチバッファにライトデータを積み上げて、一連のバースト転送にして可変長バスへ出力する。例文帳に追加

At the time of receiving the write command of a continuous address, write data are accumulated in a pre-fetch buffer to be used for pre-fetch read, and outputted to a variable length bus by carrying out a series of burst transfer. - 特許庁

コンパイラ装置１００は、プリフェッチ対象抽出装置１０３、スレッド起動処理挿入装置１０４およびスレッド処理生成装置１０５を備え、プリフェッチおよびプリパージを行うスレッドを生成する。例文帳に追加

The compiler device 100 is provided with a pre-fetching object extracting device 103, a thread start-up processing inserting device 104 and a thread processing generating device 105 and generates a thread which conducts pre-fetching and pre-purging. - 特許庁

適切なキャッシュデータが誤予測された分岐に基づいてプリフェッチされた命令に置き換えられるのを回避するため、キャッシュミスの場合は弱い重み付き予測に応じてプリフェッチを停止させることができる。例文帳に追加

In order to prevent appropriate cache data from being replaced with an instruction prefetched based on an erroneously predicted branch, in the case of a cache miss, prefetch can be stopped in accordance with the weakly weighted prediction. - 特許庁

マスタデバイス５０からリード転送要求を受信すると、プリフェッチ制御部１３が、設定されたプリフェッチ語数分のデータをメモリ１５から読み出してデータバッファ１２に書き込む。例文帳に追加

On receiving a read transfer request from the master device 50, a prefetch control part 13 reads data for the preset number of preset words from a memory 15 and writes the data into a data buffer 12. - 特許庁

コンパイラ装置１００は、プリフェッチ対象抽出装置１０３、スレッド起動処理挿入装置１０４およびスレッド処理生成装置１０５を備え、プリフェッチおよびプリパージを行うスレッドを生成する。例文帳に追加

This compiler device 100 is provided with a prefetch target extracting device 103, a thread start processing inserting device 104 and a thread processing generating device 105, and configured to generate a thread for executing prefetch and prepurge. - 特許庁

ターゲット、カウント、キャッシュレベル、フラッシュおよびトレースのフィールドを指定する命令コードによって定義されるプリフェッチ命令は、プリフェッチされる命令に先行するプログラム中のロケーションに挿入される。例文帳に追加

A prefetch instruction defined by an instruction code for designating the fields of a target, count, cache level, flash, and trace is inserted into a location in a program preceded by an instruction to be prefetched. - 特許庁

プリデコーダ１４でマクロコマンドを実行するインストラクションを検出した場合には、そのマクロコマンドのインストラクションをマクロプログラム用のプリフェッチャ１５_-iにプリフェッチし、プリデコーダ１６_-iでプリデコードしておく。例文帳に追加

When the predecoder 14 detects an instruction for executing a microcommand, the instruction of the microcommand is prefetched by a prefetcher 15-1 for a microprogram and predecoded by a predecoder 16-1. - 特許庁

したがって、プリフェッチされたキャッシュデータのバリッドがオフとなって、プリフェッチされたデータが異なるモードでデコードされることがなくなり、モード切り替え後の動作を正常に行わせることができる。例文帳に追加

Then, the valid of prefetched cache data is turned off to prevent the prefetched data from being decoded in a different mode so that an operation after switching the modes can normally be performed. - 特許庁

プリフェッチアドレスキュー２５に、過去のメモリアクセスに基く複数のアドレス値を記憶しておき、リクエストアドレスレジスタ２１内のプロセッサユニットからの要求アドレスが、このアドレス値と一致した場合、要求アドレスにブロックサイズを加えたプリフェッチアドレスをプリフェッチ要求として二次キャッシュに出力する。例文帳に追加

A plurality of address values are stored in a prefetch address queue 25 based on past memory access and, when a request address from a processor unit in a request address register 21 is accorded with the address value, a prefetch address formed by adding a block size to the request address is output to a secondary cache as the prefetch request. - 特許庁

命令長の２倍以上の幅で命令を取り込み、プリフェッチした命令を蓄えておくプリフェッチバッファ（１０３）と、プリフェッチバッファに蓄えられた命令をデコードするためのデコーダ（１０５）と、デコードされた命令を実行するための演算器（１０７）とを有する情報処理装置が提供される。例文帳に追加

An information processor is provided, which has a prefetch buffer (103) for fetching an instruction with a width more than twice the instruction length and for storing the prefetched instruction; a decoder (105) for decoding the instruction stored in the prefetch buffer; and a computing element (107) for executing a decoded instruction. - 特許庁

命令コードをメモリからプリフェッチしてキャッシュに格納させるキャッシュコントローラであって、プロセッサから命令フェッチアドレスが比較アドレスに一致したときには、比較アドレスに対応するプリフェッチアドレスを出力するアドレス出力部と、出力されたメモリのプリフェッチアドレスからキャッシュに命令コードをロードするロード制御部と、を有することを特徴とするキャッシュコントローラ。例文帳に追加

This cache controller prefetching an instruction code from a memory and storing it into the cache has: an address output part outputting a prefetch address corresponding to a comparison address when an instruction fetch address from a processor accords with the comparison address; and a load control part loading the instruction code to the cache from the outputted prefetch address of the memory. - 特許庁

ノイズシェーパ部のためにオーバーサンプリングを行う前値ホールドレジスタ３の直前にプリフェッチレジスタ１を設け、位相シフト部２においてサンプルクロックとプリフェッチクロックとの位相差に応じてプリフェッチレジスタ１の動作クロックの位相を切り換えることにより、前値ホールドレジスタ３の実質的なオーバーサンプリング倍率を可変とする。例文帳に追加

A prefetch register 1 is provided right before a previousvalue hold register 3 which perform oversampling for a noise shaper part and a phase shift part 2 switches the phase of the operating clock of the prefetch register 1 according to the phase difference between a sample clock and a prefetch clock to vary the substantial oversampling rate of the previous-value hold register 3. - 特許庁

タグ制御されたバッファは、プリフェッチ・バッファとコミュニケーションを行うタグ・キャッシュも含む。例文帳に追加

The tag controlled buffer also includes a tag cache in communication with the prefetch buffer. - 特許庁

３Ｄグラフィックス処理において、深さタイルのキャッシュを供給するプリフェッチメカニズムをパイプライン化する。例文帳に追加

To pipeline a prefetch mechanism that provides cache of depth tile in a 3D graphic processing. - 特許庁

ビクティムキャッシュはＬ０キャッシュから、プリフェッチキャッシュはＬ１キャッシュから命令を受け取る。例文帳に追加

The victim cache receives an instruction from the L0 cache and the prefetch cache receives an instruction from the L1 cache. - 特許庁

ハブ装置は、入力コマンド・ストリーム・インタフェース及び適応的プリフェッチ論理装置（ＡＰＬＵ）を含む。例文帳に追加

A hub device includes an input command stream interface and an adaptive pre-fetch logical unit (APLU). - 特許庁

ＳＤＲＡＭメモリコントローラー１１０は、ＳＤＲＡＭメモリコントローラー１１０がページからデータをリードしそのデータをプリフェッチバッファに記憶する。例文帳に追加

The SDRAM memory controller 110 reads data from a page, and stores the data in a prefetch buffer. - 特許庁

本発明は、これにより、ソフトウェアプリフェッチ命令を効果的に用いて、情報処理装置の性能向上を図ることができる。例文帳に追加

Consequently, the performance of the information processor can be improved by effectively using the software prefetch instruction. - 特許庁

小規模であり、かつプリフェッチされたデータを高速にパラレル／シリアル変換する半導体記憶装置を提供する。例文帳に追加

To provide a small-scale semiconductor storage device which performs parallel/serial conversion of pre-fetched data at high speed. - 特許庁

プリフェッチアドレスを動的に変更した場合にも、キャッシュと主メモリとのコヒーレンシーが保たれるキャッシュ制御装置を提供する。例文帳に追加

To provide a cache controller with which coherency between a cache and a main memory is maintained even when a pre-fetch address is dynamically changed. - 特許庁

２次キャッシュのプリフェッチを行うか否かは現在アクセス中の２次キャッシュブロックにおけるブロック内アドレスにより判断する。例文帳に追加

Whether or not the prefetch of the secondary cache is performed is decided by an address in a block in a currently accessed secondary cache block. - 特許庁

改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ＦＣＲＡＭ及びこれに対するデータマスキング方法例文帳に追加

FOUR BIT PREFETCH TYPE FCRAM HAVING IMPROVED CONTROL CIRCUIT FOR RECORDING DATA AND DATA MASKING METHOD FOR THE SAME - 特許庁

算出手段は、読出命令の読み出し先のアドレスと、記憶手段と、に基づいて、プリフェッチによる読み出し先のアドレスを算出する。例文帳に追加

The calculation means calculates an address of a destination to be read out by prefetch based on the address of a readout destination in the readout instruction and the storage means. - 特許庁

このプリフェッチ語数は、マスタデバイス５０がスレーブデバイス１０から一度に連続して受信可能なデータの数である。例文帳に追加

The number of prefetch words is the number of data that the master device 50 can receive continuously from the slave device 10 at a time. - 特許庁