「プロセッサ配列」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

プロセッサ２２は、決定された配列において、隣接するキーフレームＫＦ間の対応点情報Ｃを取得する。例文帳に追加

A processor 22 acquires corresponding point information C between the adjacent key frames KF in the decided arrangement. - 特許庁

プロセッサ２２は、決定された配列において、隣接するキーフレームＫＦ間の対応点情報Ｃを取得する。例文帳に追加

A processor 22 acquires corresponding point information C between adjacent key frames KF in the decided arrangement. - 特許庁

これにより、各々の配列演算ユニット１００のプロセッサ１０１が複数のコントローラ１０３へアクセスする回数を低減する。例文帳に追加

The calculation data received by the controller 103 of the number 0 is destroyed, and each array operation unit 100 can reduce the number of accesses to the controllers 103. - 特許庁

本発明は、コンピュータプログラムおよびデータプロセッサ命令セットに可変再配列Ｍｕｘ命令を提供する。例文帳に追加

This invention provides a computer program and a data processor instruction set with variable Mux instructions. - 特許庁

画像形成ブロック２０内の負荷配分プロセッサは、超音波画像を構成する複数の区画を各区画ごとの処理時間の大きさの順に配列し、その配列の順序に従って複数の区画を３つのレンダリングプロセッサ１〜３に配分する。例文帳に追加

A load distribution processor in an image forming block 20 arranges a plurality of sections constituting an ultrasonic image in the order of the length of the processing time for each section, and the plurality of sections are allocated among three rendering processors 1-3 according to the order of arrangement. - 特許庁

データ設定される命令コードに対応してデータ処理を実行する多数のプロセッサエレメントが行列形状に配列されており、これら多数のプロセッサエレメントの動作状態を状態管理部が命令コードからなるコンテキストにより動作サイクルごとに順次遷移させるアレイ型プロセッサにおいて、複数のコンテキストの一部に複数の動作状態を設定しても良好に動作可能とする。例文帳に追加

To enable an array processor to operate good even when a plurality of operation states are set to a part of a plurality of contexts at the array processor in which many processor elements executing data processing corresponding to instruction codes set as data are arranged in matrix form and a state management part makes operation states of these many processor elements transit in order at every cycles by contexts consisting of instruction codes. - 特許庁

ループスケジューリング決定部１１４は、自プロセッサにページ割付けされたページに配置された配列要素を参照するように、並列化可能ループをループ繰返し範囲で分けて複数の分割ループに分割し、各分割ループの実行を割り当てるプロセッサおよびそのスケジュールを決定する。例文帳に追加

A loop scheduling decision part 114 divides the parallelizable loop by a loop repetition range, divides it into a plurality of division loops and decides the processor to allocate the execution of each division loop and the schedule so as to refer to the array elements arranged in a page page-allocated to the own processor. - 特許庁

データプロセッサチップの複数のデータ系ボンディングパッドの配列に対してデータ系配線で接続されるメモリチップの対応するデータ系ボンディングパッドの配列は順次メモリチップが交互に相違する配列とされる。例文帳に追加

The data-system bonding pads that the memory chips connected by data-system wiring lines correspond to are so arrayed that the memory chips are alternately different from an array of the plurality of data-system bonding pads of the data processor chip. - 特許庁

ページ割付け決定部１１３は、逐次プログラム１５０に含まれる並列化可能ループ内で参照されるデータ分散対象配列の配列要素をデータ連続次元で仮想アドレス空間に連続配置し、配列要素が配置された各ページを割り付けるプロセッサを決定する。例文帳に追加

A page allocation decision part 113 continuously arranges the array elements of a data distribution object array referred to within a parallelizable loop included in the consecutive sequence program 150 in a virtual address space according to a data continuous dimension and decides a processor to allocate individual pages where the array elements are arranged. - 特許庁

所定の生物学的配列の同定のためにクエリーへのインプットのための生物学的サブ配列を選択するためのコンピュータ実施方法で、メモリー中に記憶された生物学的配列データからサブ配列を、プロセッサ実行プロセスで選択するステップ、および該配列をクエリーへ供し、第１所定信頼水準で該所定の生物学的配列を同定するステップを含む、方法。例文帳に追加

A computer-implemented method for selecting a biological subsequence for input to a query for identification of a predetermined biological sequence, comprises steps of:selecting with a processor-implemented process a subsequence from biological sequence data stored in memory; andsubmitting the subsequence in a query to identify the predetermined biological sequence with a first predetermined confidence level. - 特許庁

汎用ディジタル信号プロセッサ（ＤＳＰ）のレジスタファイルアーキテクチャは、配列独立ＳＩＭＤ（単一命令／複数データ処理）演算をサポートする。例文帳に追加

The register file architecture of a general digital signal processor(DSP) supports array independent SIMD(single instruction/multiple data processing) operation. - 特許庁

プロセッサのキャッシュ階層からのラインの追い出しを必要とせずに、領域コヒーレンス配列（ＲＣＡ）から追い出されたラインを正確に追跡する方法およびシステムを提供する。例文帳に追加

To provide a method and system for precisely tracking lines evicted from a region coherence array (RCA) without requiring eviction of the lines from a processor's cache hierarchy. - 特許庁

配列データをＳＩＭＤマルチコア・プロセッサ・アーキテクチャ上で転置するためのシステム、方法及びコンピュータ可読ストレージ媒体を提供する。例文帳に追加

To provide a system, a method and a computer-readable storage medium for transposing array data on a SIMD multi-core processor architecture. - 特許庁

画像プロセッサ（２８）は、複数の行及び列を成して配列されている検出器素子（４０）により蓄積された電荷のレベルを感知するために使用される。例文帳に追加

An image processor 28 is used to sense the levels of charge stored by detector elements 40 arranged in a plurality of rows and columns. - 特許庁

本発明では、配列間接アクセスを用いずループフリーコードを生成することにより、WS(WorkStation)やPC(PersonalComputer)などの単一プロセッサシステム上で、回路シミュレーションをSPICE3f.4より数十倍以上高速に行なうことを可能とした。例文帳に追加

A loop free code is generated without using an arrayal indirect access so that the circuit simulation is performed at speed being equal to or more than several tens times as high as that of SPICE3f.4 on a single processor system such as WS (work station) or PC (personal computer). - 特許庁

複数のプロセッサコアを備えた情報処理装置であって、サイズが固定されない第一の構成要素が連続して配列され、前記第一の構成要素には当該第一の構成要素の開始を示すビット列が含まれる構造を有するデータについて、連続する前記第一の構成要素ごとに、各プロセッサコアの処理の対象を割り当てる割り当て手段を有することにより上記課題を解決する。例文帳に追加

The information processing apparatus provided with the plurality of processor cores includes a means for allocating the processing target of each processor core in each first continuous components in data having structure wherein first components whose size is not fixed are continuously arrayed and a bit string indicating the start of the first components is included in the first components. - 特許庁

個々にデータ設定される命令コードに対応してデータ処理を個々に実行するとともに相互の接続関係を切換制御する多数のプロセッサエレメント１０２が行列形状に配列されており、これら多数のプロセッサエレメント１０２の命令コードを状態管理部１０１で順次切り換える。例文帳に追加

Many processor elements 102, which execute data processing individually in response to an instruction code for which data setting is made individually and control the switchover of mutual connection relation, are disposed in a matrix shape, and the instruction codes of these many processor elements 102 are sequentially switched with state control parts 101. - 特許庁

個々にデータ設定される命令コードに対応してデータ処理を個々に実行するとともに相互の接続関係を切換制御する多数のプロセッサエレメント１０７が行列形状に配列されており、これら多数のプロセッサエレメント１０７の命令コードを状態管理部１０５で順次切り換える。例文帳に追加

Many processor elements 107 which execute data processing individually in response to an instruction code for which data setting is made individually and control switchover of mutual connection relation are disposed in a matrix shape, and the instruction codes of these many processor elements 107 are sequentially switched with state control parts 105. - 特許庁

プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。例文帳に追加

A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor. - 特許庁

アナモルフィックレンズを通過する光は、検出器配列からのアナログ出力を、入力信号内のパルスの検出と特徴付けのための初期同調コマンドへ処理する、焦点面プロセッサに結合された出力を有する検出器配列により検知される。例文帳に追加

The light passed through the anamorphic lens is detected by a detector array having an output coupled with a focal plane processor for processing an analog output from the detector array into an initial tuning command for detecting and characterizing a pulse in the input signal. - 特許庁

シャシ１４の下部には複数の電源ユニット２６Ｃが水平方向に並べて配設され、その上方には鉛直線に沿う方向に沿って複数の冷却ユニット３２Ａ〜３２Ｃが配列され、各冷却ユニット３２Ａ〜３２Ｃの後方にプロセッサ・メモリ・アセンブリ（ＰＭアセンブリ）２４Ａ〜２４Ｃが配列される。例文帳に追加

In a multi-computer system, a plurality of power units 26C are horizontally arranged below a chassis 14, a plurality of cooling units 32A to 32C are arrayed above them along the perpendicular, and processor memory assemblies (PM assembly) 24A to 24C are arranged behind the respective cooling units 32A to 32C. - 特許庁

ＲＣＡは、領域アドレス・タグ、領域コヒーレンス状態に関するビットのセット、およびプロセッサによりキャッシュされている領域ラインの数を追跡するライン・カウントから成る、領域エントリを含んだセット・アソシアティブ配列である。例文帳に追加

The RCA is a set-associative array which contains region entries consisting of a region address tag, a set of bits for the region coherence state, and a line-count for tracking the number of region lines cached by the processor. - 特許庁

プリントジョブ全体（またはその一部）は、取り付けられたホストシステム上の強化されたドライバモジュールによりスプールされ、プリントデバイスのうちの複数のプロセッサでデータオブジェクトをパラレルに処理する機会を改善できるように、データオブジェクトが再配列される。例文帳に追加

The entire print job (or any portion thereof) is spooled by an enhanced driver module on an attached host system 101 and the data objects are re-ordered to allow for improved opportunity for parallel processing of the data objects on the multiple processors of the printing device. - 特許庁

第一のクロック領域内で動作する第一のシャドウレジスタユニット（３）、第二のクロック領域内で動作する少なくとも一つの第二のシャドウレジスタユニット（１１）、および周辺クロック領域内で動作する周辺ユニット（１７）を備えるマルチプロセッサ配列が開示される。例文帳に追加

The multiprocessor arrangement equipped with a 1st shadow register unit 3 which operates in a 1st clock area, at least one 2nd shadow register 11 which operates in a 2nd clock area, and a peripheral unit 17 which operates in a peripheral clock area is disclosed. - 特許庁

情報検索装置は検索で識別された情報項目集合から情報項目のマップを表すデータを受け取るマッピングプロセッサを備え、そのマップは情報項目の類似性に基づく配列内の位置関係で識別される情報項目を提供する。例文帳に追加

This information retrieval device is provided with a mapping processor for receiving data expressing a map of information items from an information item set identified by retrieval, and the map provide the information item identified by a positional relationship in an arrangement based on the similarity of the information items. - 特許庁

共有メモリ型並列計算機向けの並列化コンパイラにおける従来のループスケジューリングでは、異なるプロセッサが同一のキャッシュラインに含まれる配列要素の値を更新するフォールスシェアリングが起こり、キャッシュの無効化要求が発生して実行性能が低下する。例文帳に追加

To prevent the deterioration of actual performance due to the generation of a request for invalidating cache by preventing the false sharing, wherein different processors update the values of arrayed elements included in the same cache line at the time of the conventional loop scheduling for parallel executing compilers for a shared memory type parallel computer. - 特許庁

レベル測定方向４（図１）に沿って受光素子が５０個並べて配列される受光素子部３１で回転レーザレベル１（図１）からのレーザビームを受光し、５０個の受光信号をそれぞれ５０個のコンパレータ４４を介してマイクロプロセッサ４６へ並列に入力する。例文帳に追加

In the device, a photodetector section 31 where 50 photodetectors are arranged in a direction 4 (Fig.1) in which a level measurement is carried out, receives the laser beam from a rotating laser level 1 (Fig.1), and 50 received signals are input to a microprocessor 46 in parallel via respective 50 comparators 44. - 特許庁

基盤中に埋設された物体を探査するための探査レーダー装置は、高周波領域における電磁波用のアンテナ配列（１）として、一平面内に配置された少なくとも３個のアンテナ（ｓｘ，ｒｘ，ｓｙ，ｒｙ）と、時間制御される信号プロセッサと、ＳＡＲ用の評価ユニットと、表示ユニットとを具える。例文帳に追加

The probing radar apparatus used to probe objects buried in the base is provided with at least three antennas (sx, rx, sy, ry) arranged inside one plane as an antenna array (1) for electromagnetic waves in a high-frequency region, a time-controlled signal processor, an evaluation unit for SAR and a display unit. - 特許庁

プロセッサの擬似色素撒布処理回路１３０は、特定画素の信号レベル値が少なくとも１つの画素配列方向においてその特定画素に近接する全ての周囲画素の信号レベル値より低い場合には、その特定画素について赤色および緑色画素信号の信号レベル値を低減することにより、青色成分を強調する。例文帳に追加

A processing circuit 130 for pseudo-pigment scattering highlights blue components by reducing signal level values of red and green pixel signals of a specific pixel when signal level value of the specific pixel is lower than signal level values of all of the surrounding pixels close to the specific pixel in at least one pixel aligning direction. - 特許庁

矩形状の行列に配列された複数の入力キーと、操作された入力キーと文字とを対応づけるテーブルを格納したメモリ１４と、文字を表示する表示部１５と、操作された入力キーと前記メモリ１４の対応テーブルを比較して文字を表示部に表示させるプロセッサ１２とを備えた携帯電話１０である。例文帳に追加

A portable telephone 10 is provided with a plurality of enter keys arranged in rectangular matrix, a memory 14 storing tables for associating the operated enter keys with the characters, a display part 15 for displaying the characters, and a processor 12 for displaying the characters at the display part by comparing the operated enter keys with the association table of the memory 14. - 特許庁

トレース時には、各プロセッサ内で発生したイベントの発生時刻をマイクロカウンタレジスタ２５から読み取り、該時刻をイベント毎のトレースデータと対応付けたトレース情報のエントリを作成し、該トレース情報の各エントリを上記時刻を刻む時系列上に配列して主記憶装置１０にトレース情報１１として格納する。例文帳に追加

At the time of tracing, the generation time of events generated in each processor is read from the micro-counter register 25, the entry of trace information which is made to correspond to trace data at every event is generated, the entries of trace information are arranged on a time sequence where time is clocked and are stored in a main storage device 10 as trace information 11. - 特許庁

プロセッサを使用し、エンロールメントバイオメトリックデータの各ビットの信頼度を測定し、ビットを配列し、降順のエンロールメントバイオメトリックデータを符号化してエンロールメントシンドロームを作成し、認証バイオメトリックのビットを配列し、認証エンロールメントシンドロームを復号してエンロールメントバイオメトリックデータの推定値を作成し、認証バイオメトリックデータの推定値がエンロールメントバイオメトリックデータと実質的に同じであることを示す出力信号を生成するステップを備える。例文帳に追加

The method includes steps of: measuring reliability of each bit in enrollment biometric data by using a processor; arranging the bits; encoding the enrollment biometric data in the decreasing order to produce an enrollment syndrome; arranging bits in authentication biometric; decoding the authentication enrollment syndrome to produce an estimate of the enrollment biometric data; and generating an output signal indicating that the estimate of the authentication biometric data is substantially the same as the enrollment biometric data. - 特許庁