「マルチプロセッサ」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

複数のシステムノードをバスまたはスイッチを用いた結合路により結合したマルチプロセッサシステムにおいて、周辺ＩＯ装置からの割込み信号をシステムノードに含まれている任意の割込みコントローラに自由に切替えて送る手段と、割込みコントローラからの割込み要求信号をシステムノードに含まれている任意のプロセッサに自由に切替えて送る手段とを設ける。例文帳に追加

The multiprocessor system constituted by coupling a plurality of system nodes by the coupling path using a bus or switch is provided with a means which sends an interruption signal from a peripheral IO device by freely switching to an arbitrary interruption controller included in a system node and a means which sends an interruption request signal from the interruption controller by freely switching to an arbitrary processor included in the system node. - 特許庁

カード（＃０）１，（＃１）２からなるマルチプロセッサシステムでは、キャッシュステータスＭＥＳＩに、データは無効であるが、キャッシュラインサイズライトはいつでも実施できるという状態を示すキャッシュステータスＰＥ（Ｐｓｅｕｄｏ−Ｅｘｃｌｕｓｉｖｅ）を新たに加え、この状態に遷移させるためのシステムインタフェース上のプロトコルを取り決めている。例文帳に追加

In a multi-processor system constituted of cards (#0)1 and (#1)2, a cache status PE(Pseudo-Exclusive) showing such a status that a cache line size write is ready while the data are invalid is newly added to a cache status MESI, and a protocol on the system interface for shifting to this status is decided. - 特許庁

マルチプロセッサ装置におけるプロセッサ間通信で送信されたデータを、各種のエラーデータに改変して任意のタイミング送信することを可能とするプロセッサ間送信データ異常擬似装置、エラー検証支援方法、エラー検証支援プログラムを記録した記録媒体及びエラー検証支援プログラムの提供。例文帳に追加

To provide an inter-processor transmission data abnormality simulation device for changing data transmitted in inter-processor communication in a multiprocessor device into various pieces of error data and transmitting the resultant data at arbitrary timing, and to provide an error verification support method, a recording medium having an error verification support program recorded thereon and the error verification support program. - 特許庁

一実施形態はマルチプロセッサシステムで実行される方法を含み、これはプロセッサにインストールされた構成オブジェクトの現在のセットの性能を評価し、構成オブジェクトの好ましいセットを選択し、現在のセットの１以上の構成オブジェクトを置換して現在のセットが好ましいいセットであることを確認することを含んでいる。例文帳に追加

One embodiment comprises a method implemented in a multiprocessor system, including evaluating the performance of a current set of configuration objects installed on the processors, selecting a preferred set of configuration objects, replacing one or more of the configuration objects in the current set to conform the current set to the preferred set. - 特許庁

マルチプロセッサ・コンピュータシステムにおいて、サービス・プロセッサに接続されるマイクロコントローラのネットワークが、通信リンクを介して、サービス・プロセッサに、種々のセルそれぞれに関する情報と、構成変更のための要求を受信するための経路、および種々のセルあるいはＩ／Ｏの変更を命令するための経路とを提供する。例文帳に追加

In the multiprocessor computer system, the network of a micro controller connected to a service processor supplies information on each of various cells, a path for receiving a request for a constitution change and a path for instructing the change of the various cells or I/O to the service processor through a communication link. - 特許庁

本発明は、パイプラインの最初から最後までプロセッサコアとデータメモリの組み合わせを固定してプログラミングの容易化を図り、プロセッサコアとデータメモリ状態遷移を独立に制御して回路規模の増大の抑制化を図るパイプラインプロセッサ及びマルチプロセッサコアのパイプライン制御方法を提供することを課題とする。例文帳に追加

To facilitate programming by fixing a combination of a processor core and a data memory from the beginning to the end of a pipeline and to suppress an increase in circuit scale by independently controlling processor core and data memory state transition. - 特許庁

本発明は、マルチプロセッサを使用し、回転、オフセットおよび拡大縮小を行わないページイメージへのビットマップ展開を第一のプロセッサで行い、前記ビットマップイメージから実際に印刷を行う用紙に合わせた回転、オフセットおよび拡大縮小を第二のプロセッサで行うことを特徴とする。例文帳に追加

This invention uses a multiprocessor, bit map development to a page image which does not perform rotation, offset, and scaling is performed by a 1st processor, and the rotation, offset and scaling matched with paper to be used for practical printing from the bit map image is performed by a 2nd processor. - 特許庁

このために、非対称マルチプロセッサシステムでは、各単位ジョブを複数のプロセッサに割り当てる際の参照情報となる単位ジョブリストを作成し（Ｓ１）、そのリストに基づいて、各単位ジョブの実行順序とそれら単位ジョブの割り当て先プロセッサとを決定する単位ジョブスケジュール（Ｓ２〜Ｓ９）を作成する。例文帳に追加

The asymmetric multiprocessor system creates a unit job list serving as reference information when unit jobs are assigned to the plurality of processors (S1), and creates a unit job schedule for determining the order of execution of the unit jobs and assigned processors of the unit jobs according to the list (S2 to S9). - 特許庁

マルチプロセッサシステムにおいて、コンパイラにより処理対象となる入力プログラムから自動的に並列性を持つタスクを抽出し、各プロセッサユニットの特性に合わせて当該タスクを配置することで当該プロセッサユニットを効率よく動かすスケジューリングを行い、さらには当該プロセッサユニットの処理量を見積もることで動作周波数や電源電圧を最適化するコードを生成する。例文帳に追加

In the multiprocessor system, tasks having parallelism are automatically extracted from an input program being a processing object, by a compiler, and the tasks are arranged in accordance with characteristics of respective process units to perform scheduling for efficiently operating the process units, and processing volumes of the process units are estimated to generate a code for optimizing an operation frequency or a supply voltage. - 特許庁

複数の単位プロセッサを備えたマルチプロセッサシステムにおいて、割込み信号受付部２によって受付けられたダイナミック割込み要求及びスタティック割込み要求を、ダイナミック割込み要求及びスタティック割込み要求の優先度にしたがって単位プロセッサＰ０〜Ｐ３に割り当てるＯＳ１及び割込み制御部２０１を設ける。例文帳に追加

A multiprocessor system with a plurality of unit processors includes an OS1 and an interruption control unit 201 for assigning dynamic interruption requests and static interruption requests received by an interruption signal receiving unit 2 to unit processors P0-P3 in accordance with the priorities of the dynamic and the static interruption requests. - 特許庁

複数のプロセッサを有するマルチプロセッサ環境において、複数のプロセッサが１つのデバイスに対応するデバイスドライバを起動させたような場合でも、デバイス利用やデバイス利用に際して必要とするメモリなどの資源に対する競合を防止して各プロセッサにおけるデバイス利用処理を着実に実行させる。例文帳に追加

In multiprocessor environment having a plurality of processors, even when the plurality of processors start a device driver corresponding to one device, competition to device use or a resource such as a memory necessary in time of the device use is prevented, and device use processing in each processor is made to be steadily executed. - 特許庁

マルチプロセッサシステム１０は、プロセッサコア２００に接続し、そして、多重のプロセッサコア２００のために、２つ以上のプロセッサコア２００に同時に１つの所与のデータアイテムにアクセスさせる、ソフトウェアの選択された部分を実行するように設定される、スクラッチパッドプロセスユニット１０００を含む。例文帳に追加

The multiprocessor system 10 includes a scratch-pad processing unit 1000, which is connected to the processor cores 200 and is set to execute, on behalf of the multiple processor cores 200, a selected part of the software that causes two or more of the processor cores 200 to concurrently access a given data item. - 特許庁

マルチプロセッサコア５は、データ処理の処理性能を向上する機構とデータ処理での利用途中あるいは利用されたハードウェア資源の利用情報を収集するパフォーマンスモニタとを有するコアＡと、第１の処理機構と同一処理方式で性能が劣る機構とデータ処理された際のＩＰＣ値を計測するＩＰＣモニタとを有するコアＢ、Ｃとを備える。例文帳に追加

A multiprocessor core 5 is provided with a core A, which has a mechanism for improving performance of data processing and a performance monitor gathering usage information of hardware resources in use or those used for data processing, and cores B and C each having a mechanism, which has a processing system same as the first processing mechanism and inferior performance, and an IPC monitor measuring an IPC value in data processing. - 特許庁

本発明は一般に、ＩＢＭ ＥＳＡ／３９０やＲＳ／６０００システムなどの、共用メモリ・マルチプロセッサ・システムに関し、特に、複数のＣＰＵの間で、第２レベルの変換索引バッファ（ＴＬＢ２）を共用することにより性能を向上し、仮想／絶対アドレス変換の結果をバッファリングするために必要とされるチップ面積を低減する方法及びシステムに関する。例文帳に追加

This invention, in general, refers to a shared memory multiprocessor system of IBM ESA/390 or RS/6000 system, or the like, and in particular refers to the method and the system that share, among a plurality of CPUs, the translation lookaside buffer(TLB2) of second level to improve the performance and reduce a chip area necessary for buffering the result of virtual/absolute address translation. - 特許庁

本発明に係る負荷分散型マルチプロセッサに対する信号振分装置は、制御信号に対する処理を行う複数のプロセッサと、振分単位毎に用意され、少なくとも１つのプロセッサに設けられ、制御信号を受信し、受信した制御信号に対する処理を行うべきプロセッサに振り分ける振分部とを含む。例文帳に追加

This signal distributing device to the load distributed multiprocessor includes a plurality of processors performing the processing to a control signal, and distribution parts prepared for every distribution unit, mounted in at least one processor, receives the control signal, and distributing the control signal to the processor which performs processing to the received control signal. - 特許庁

マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。例文帳に追加

Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line. - 特許庁

複数のプロセッサと複数のメモリからなるプロセッサブロックが複数個アドレス結合装置を介して複数のＩ／Ｏブロックと接続された構成のマルチプロセッサシステムにおけるアドレススヌープ方法において、任意の１つのプロセッサブロックからアクセスリクエストが発生したときに、前記アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各Ｉ／Ｏブロックに代わって前記アドレス結合装置において行うように構成する。例文帳に追加

In the address snoop method for the multi-processor system in which the processor block including a plurality of processors and a plurality of memories is connected to the plurality of I/O blocks via a plurality of address joint devices, when an access request is generated from one optional processor block, the address joint device performs, instead of each I/O block, address snoop processing to determine whether to respond to the access request or not. - 特許庁

所定の仮想空間内に分布する複数のオブジェクトの少なくとも一つを管理して、当該オブジェクトについて、仮想空間内における位置を表す位置データを生成する複数のセルプロセッサ２０と、すべてのセルプロセッサからオブジェクトの位置データを取得可能であり、取得した位置データを一つずつすべてのセルプロセッサにブロードキャストするＢＣＭＣ１０と、を備えたマルチプロセッサシステムである。例文帳に追加

The multiprocessor system is provided with plural cell processors 20 for managing at least one of plural objects distributed in a predetermined virtual space and generating position data, to indicate a position of the object in the virtual space, and a BCMC 10 which can acquire the object position data from all of the cell processors 20 and broadcasts each acquired position data to all of the cell processors 20. - 特許庁

第２の命令セット・アーキテクチャの命令を処理するように設計された複数のプロセッサを有するホスト・コンピューティング・システム上でターゲット命令セット・アーキテクチャ用に作成されたマルチプロセッサ・プログラムを実行するための方法（およびシステム）は、ターゲット・コンピューティング・システムの１つのプロセッサ上で動作するように設計されたプログラムの各部分を、ホスト・コンピューティング・システム上で実行すべき１つまたは複数のプログラム・スレッドとして表現するステップを含む。例文帳に追加

The method (and a system), for executing a mutiprocessor program created for a target instruction set architecture on a host computing system having a plurality of processors designed for processing an instruction of second instruction set architecture, includes a step which expresses each part of a program designed for being operated on one processor of a target computing system as one or two or more program threads to be executed on a host computing system. - 特許庁

本発明では、同一基板上に第１及び第２のプロセッサチップを実装したマルチプロセッサモジュールにおいて、前記第１及び第２のプロセッサチップを同一構造とするとともに、各プロセッサチップの１辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、その１辺同士を対向させた状態で前記第１及び第２のプロセッサチップを前記基板上に実装した。例文帳に追加

In a multiprocessor module packaging first and second processor chips on the same substrate, the first and second processor chips have the same structure, input/output ports for performing inputting/outputting between the processor chips are disposed on one side of each processor chip in a concentrated manner, and the first and second processor chips are packaged on said substrate, while confronting one side of each processor chip with each other. - 特許庁

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。例文帳に追加

The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements. - 特許庁

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。例文帳に追加

The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element. - 特許庁