「マルチプロセッサ」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

マルチプロセッサシステム、プロセッサ装置及びその異常発生時の例外処理方法に関し、システム全体の動作に影響を与えるプログラムに不正命令コードが検出された場合でも、該プログラムの実行を保証し、確実な例外処理の実行を可能にする。例文帳に追加

To ensure the execution of a program, and to surely execute exceptional processing even if an illegal command code is detected in the program affecting an operation over the whole system, related to a multiprocessor system, a processor device and an exceptional processing method in an abnormality thereof. - 特許庁

本発明では、周辺機器の接続状況が異なる複数のプロセッサで構成したマルチプロセッサシステムにおいて、各プロセッサは、ブート時に各プロセッサに直接接続されている周辺機器から得られる情報に基づいて自己のプロセッサＩＤを認識するようにした。例文帳に追加

In the multiprocessor system configured by the plurality of processors having a different connection status of peripheral equipment, each the processor recognizes its own processor ID on the basis of information obtained from the peripheral equipment directly connected to each the processor at booting. - 特許庁

全バッファビジー時に、プロセッサ間に跨がった一連の処理で使われるバッファを漏れなく強制解放し、システム動作状況に柔軟に対応するマルチプロセッサシステムにおけるバッファ監視装置およびその方法を提供する。例文帳に追加

To provide a buffer monitoring device in a multiprocessor system that when all-buffers are busy, forcibly releases all buffers used in a series of processing steps over different processors, and flexibly responds to the operational conditions of the system. - 特許庁

サービス継続性を伴うマルチプロセッサ二重化情報処理システムにおいて、処理能力向上のためにプロセッサ自身のハードウェアをリプレースする際、片系を旧プロセッサとして運用しながら、もう片系を新プロセッサに載せ換えるように構成する。例文帳に追加

When the hardware of the processor itself is to be replaced in a multi-processor dual information processing system having service continuity, one channel is replaced with the new processor while the other channel is operated with the old processor. - 特許庁

複数のプロセッサ、キャッシュメモリ及び共有メモリを有したマルチプロセッサシステムで画像処理を行うときに、ハードウェア規模の増大を防ぎ、効率よくキャッシュメモリおよび共有メモリの整合性を管理できるメモリ管理システムを提供することである。例文帳に追加

To provide a memory management system, preventing an increase in a hardware scale and efficiently managing the consistency of a cache memory and a shared memory in processing an image in a multi-processor system having a plurality of processors, the cache memory and the shared memory. - 特許庁

マルチプロセッサ・システム・ノードと共通の入出力装置２１２の間の通信を管理し、個々のノードが１つまたは複数のそのターゲット装置に排他的にアクセスできるようにする、キャビネット入出力コントローラ（ＣＩ／ＯＣ２１６）を設ける。例文帳に追加

The system/device is provided with a cabinet input/output controller (CI/OC 216) which controls communication between a multiprocessor system nodes and a common input/output device 212 so as to allow the individual nodes to exclusively access one or a plurality of its target device. - 特許庁

従来のマルチプロセッサシステムでは、システム内のＣＰＵやＤＳＰがそれぞれメインメモリにアクセスするため、データアクセスが一つのデータバスに集中し、ＣＰＵやＤＳＰの数が多い大規模システムほど、バストラフィックが悪化する。例文帳に追加

To provide a multiprocessor system capable of increasing the processing speed of the whole system to a high speed approaching the processing speed of hardware by suppressing a wasteful use of a data bus. - 特許庁

プロセッサと演算手段およびＬＡＮコントローラから各バスを介してアクセス可能な共有メモリで構成されるマルチプロセッサシステムにおいて、共有メモリへのアクセスが競合するとシステム全体のスループットが低下する。例文帳に追加

To solve the problem that overall throughput of a system is deteriorated when accesses to a shared memory conflict in a multiprocessor system configured of processors, an arithmetic means and a shared memory accessible from a LAN controller via each bus. - 特許庁

このマルチプロセッサシステムでは、キャッシュラインサイズライト用プリフェッチ動作時に、主記憶４の読出し、別カード上のキャッシュメモリからのデータを取り込みを行うことなく、即座に自キャッシュメモリ上で実施可能としている。例文帳に追加

In the case of a pre-fetch operation for cache line size write in the multi-processor system, it can be instantaneously implemented on its own cache memory without reading from the main storage 4 or the fetching the data from a cache memory on another card. - 特許庁

したがって、周辺ハードウェアに処理を依頼するタスクをいずれの単位プロセッサＰ０〜Ｐ３においても実行することが可能となり、マルチプロセッサであるＣＰＵ１０と周辺ハードウェアとを効率的に協調動作させることが可能となる。例文帳に追加

Thus, it is possible to execute a task for requesting processing on the peripheral hardware by any one of unit processors P0 to P3, and to efficiently attain the cooperative operation of the CPU 10 that is the multiprocessor and the peripheral hardware. - 特許庁

各々メモリと１つ以上のプロセッサを含む複数のセルが相互結合網によって相互に接続されたマルチプロセッサシステムの運用中に或るセルで障害が発生した時、その障害の伝搬を未然に防止し、システムの信頼性、可用性を向上させる。例文帳に追加

To improve the reliability and availability of a multiprocessor system, wherein cells including memories and more than one processor are mutually connected by an interconnecting network by preventing a fault from being propagated if the fault occurs to one cell in the operation of the multiprocessor system. - 特許庁

本発明の装置、方法、コンピュータ・プログラムによれば、メモリ・ブロックが割り振られ、適正に整合された同じ大きさのより小さい記憶域に分割され、各記憶域がマルチプロセッサ・システムの単一プロセッサに割り振られる。例文帳に追加

By the device, the method and the computer program, memory blocks are allocated, divided into properly matched smaller storage areas with the same size and the respective storage areas are allocated to a single processor of a multi-processor system. - 特許庁

キャッシュ排出処理に関する情報を通知しないプロセッサをもちいてマルチプロセッサシステムを構築した場合であっても確実にキャッシュの整合性制御をおこなうことができるメモリ制御装置およびメモリ制御方法を提供すること。例文帳に追加

To provide a memory controller and a memory control method for surely controlling the consistency of a cache even at the time of constructing a multi-processor system by using a processor which does not notify information related with cache ejection processing. - 特許庁

複数のノード１に，複数のノード１の結合によってマルチプロセッサを構築するように要求する結合要求が与えられたとき，複数のノード１のそれぞれは，それぞれの障害情報１２ｂをそれぞれの主記憶装置１１に格納する。例文帳に追加

When a connection request requiring construction of the multiprocessor based on connection of a plurality of nodes 1 is given to a plurality of nodes 1, each of the nodes 1 stores each failure information 12b in each main storage device 11. - 特許庁

ある制御装置が異常状態となったり、他の制御装置とは非同期で休止状態や省電力状態などの非正常稼働状態に遷移したりしても、それらの状態を適切に監視することができるマルチプロセッサシステムを提供する。例文帳に追加

To provide a multiprocessor system which, even if a controller becomes an abnormal state or shifts to a non-normal operating state such as a dormant state or a power-saving state asynchronously with another controller, can appropriately monitor those states. - 特許庁

複数種の既存通信網を相互接続するに好適な交換システム、高速に通信網の相互接続制御や交換制御が実行できる構成のマルチプロセッサシステム、交換システムの制御方法を簡単な構成や手順で提供する。例文帳に追加

To provide an exchange system suitably interconnecting a plurality of kinds of existing communication networks, a multi-processor system of a configuration executing interconnection control and exchange control for the communication networks at a high speed, and a control method of the exchange system by means of a simple configuration and a simple procedure. - 特許庁

マルチプロセッサ電子交換機において、端末から呼を受けたプロセッサ内が稼働状態を判定し、呼制御プロセッサを決定するための専用の装置を用いずに、自プロセッサで受けた呼に対しては、可能な限り自プロセッサで呼制御を行うことを可能にする。例文帳に追加

To obtain a multiprocessor electronic exchange in which a call received by its own processor can be controlled by its own processor as much as possible without using a device dedicated for determining a call control processor by determining the operating state of a processor received a call from a terminal. - 特許庁

キャッシュメモリとプロセッサが相互に接続されるマルチプロセッサシステムにおいて、その結合手段を介してメインメモリのデータを送受信する単位である転送サイズの制限を受けずに、キャッシュメモリのラインサイズを容易に拡大できるようにする。例文帳に追加

To easily extend the line size of a cache memory without being restricted by transfer size functioning as a unit to transmit/receive the data of a main memory via a coupling means of a multi-processor system in which cache memories are alternately connected with processors. - 特許庁

マルチプロセッサシステムは、マスタ・プロセッサ100、複数のスレーブ・プロセッサ200〜400、各スレーブ・プロセッサにより共有される共有ＲＯＭ961、各スレーブ・プロセッサから共有ＲＯＭ961へのアクセスに対し調停を行う共有ＲＯＭアクセス調停装置960を備える。例文帳に追加

A multiprocessor system is provided with a master processor 100, a plurality of slave processors 200 to 400, a shared ROM 961 shared among slave processors, and a shared ROM access arbiter 960 for arbitrating access to the shared ROM 961 from respective slave processors. - 特許庁

キャッシュを持つプロセッサ，キャッシュのタグのコピーを保持する複写タグ部およびシステム・コントローラを持つノードを複数個有すると共に、ノード間を接続するシステム・バスを有するマルチプロセッサにおいて、システム・バス及び複写タグ部での競合を緩和すること。例文帳に追加

To suppress competition of a system bus and a copy tag part in a high load state by using a system bus and a copy tag part which are determined by the value of a bit string and performing an operation which is for processing a memory access request. - 特許庁

欠陥抑制キャッシュ・コヒーレンス・ドメイン及びキャッシュ・コヒーレントな区画間メモリ領域を可能としながら、キャッシュ・コヒーレントな対称型共有メモリ・マルチプロセッサ・システムにおける欠陥抑制メモリ区画化を達成する。例文帳に追加

To suppress a defect while maintaining a cache coherence domain by performing address inspection before data intercepted by a memory controller are processed. - 特許庁

前記セルの各々は、当該マルチプロセッサシステムのオペレーティングシステムに対して不可視である方法で、前記メインメモリのうちの第１のメインメモリから前記メインメモリのうちの第２のメインメモリにメモリを移行させるメモリ移行機能を実行するように構成される。例文帳に追加

Each of the cells is configured to perform a memory migration function of migrating memory from a first main memory of the main memories to a second main memory by a method that is invisible to an operating system of the multiprocessor system. - 特許庁

マルチプロセッサ集積回路100は、第１の電源端子122によって電力供給を受ける第１のプロセッサ104−第１レベルキャッシュ106の組み合わせと、第２の電源端子124によって電力供給を受ける第２のプロセッサ108−第１レベルキャッシュ110の組み合わせとを有する。例文帳に追加

The multiprocessor integrated circuit 100 has a combination of a first processor 104 and a first level cache 106 powered by a first power terminal 122, and a combination of a second processor 108 and a first level cache 110 powered by a second power terminal 124. - 特許庁

マルチプロセッサ構成の交換機における共通線信号方式のＳＣＣＰのコネクションレス機能で定義されるＸＵＤＴメッセージの分割メッセージを組立処理する装置において、できるだけ無駄なプロセッサ間通信を削減する。例文帳に追加

To reduce unnecessary communication between processors as much as possible in a device which performs assembly processing of split messages of an XUDT message defined by a connectionless function of an SCCP in a common line signal system in an exchange having a multi-processor constitution. - 特許庁

大容量のデータを高速で演算しなければならない信号処理時であっても、外部メモリヘのアクセス量を軽減させ且つ処理データのデータ転送を効率的に行うことで高速演算を可能とするマルチプロセッサ信号処理装置を提供すること。例文帳に追加

To achieve a high speed arithmetic operation by reducing access quantity to an external memory, and efficiently performing the data transfer of processing data even in the case of signal processing when it is necessary to perform the high speed arithmetic operation of data whose capacity is large. - 特許庁

ディレクトリに基づく分散共用メモリ・マルチプロセッサ・コンピュータ・システムにおいて使用するための大記憶容量デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）は、データを記憶するためのデータ・メモリと、データの少くとも一部に対応する状態またはディレクトリ情報を記憶するための状態メモリとを含む。例文帳に追加

A high memory capacity dual in-line memory module (DIMM) for use in a directory-based, distributed shared memory multiprocessor computer system includes a data memory for storing data and a state memory for storing state or directory information corresponding to at least a portion of the data. - 特許庁

処理プログラムのスレッド及び該処理プログラムの実行を制御するための制御プログラムのスレッドを分離して記憶するメモリと、メモリに記憶される一又は複数の処理プログラムのスレッド及び一又は複数の制御プログラムのスレッドを実行するための複数のプロセッサとを有するマルチプロセッサシステムが提供される。例文帳に追加

This multiprocessor system comprises a memory for separately storing the thread of a processing program and a control program for controlling the execution of the processing program, and a plurality of processors for executing the thread of one or more processing programs stored in the memory and the thread of one or more control programs. - 特許庁

本発明にかかるマルチプロセッサシステムは、複数のＣＰＵ１１〜１４と、複数のＣＰＵ１１〜１４に対応して設けられた複数のキャッシュメモリ２１〜２４と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部３０と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間５２が割り当てられた共有メモリ５０と、を備える。例文帳に追加

The multiprocessor system includes: a plurality of CPUs 11-14; the plurality of cache memories 21-24 provided correspondingly to the plurality of CPUs 11-14; a snoop control part 30 maintaining cache coherency between the plurality of cache memories; and a shared memory 50 allocated with a space 52 not taking the cache coherency between the cache memories. - 特許庁

（Ａ）のマルチプロセッサモデルでは、プロセッサモデルＰＥ１とプロセッサモデルＰＥ２とのコアモデル処理がシリアライズされているため、プロセッサモデルＰＥ１のコアモデル処理とプロセッサモデルＰＥ２のコアモデル処理との間に、プロセッサモデルＰＥ１からプロセッサモデルＰＥ２へのコアモデル間通信処理時間が必要であった。例文帳に追加

In a multiprocessor model of (A), since core model processing of a processor model PE1 and a processor model PE2 is serialized, a core model-to-core model communication processing time from the processor model PE1 to the processor model PE2 was needed between the core processing of the processor model PE1 and the core model processing of the processor model PE2. - 特許庁

複数のプロセッサエレメント（ＰＥ）からなる複数のマルチプロセッサユニットを有する画像処理装置において、プロセッサエレメント（ＰＥ）のハードウェアのメモリサイズ制約により、メモリサイズ制約を超える画像処理プログラムを格納することが不可能であることから、複数の画像処理プログラムでの欠陥判定処理機能を実現するのが困難である。例文帳に追加

To solve the problem that it is difficult to achieve a flaw judging and processing function by a plurality of image processing programs because it is impossible to store the image processing programs exceeding a memory size restriction by the memory size restriction of the hardware of processor elements (PE) in an image processor having a plurality of multiprocessor units each of which is composed of a plurality of the processor elements (PE). - 特許庁

リモート資源マネージャが、対称マルチプロセッサの２つのクラスタ間のインタフェースを管理し、リモート記憶制御装置により資源を管理し、所望のオペレーションを実行するエージェントとして作用するリモート制御装置に作業を分配し、リモート・リクエスタが作業処理のために使用可能な場合にだけ転送される。例文帳に追加

Then all central processing units, I/O adapters, and fetch/store controllers 11 and 13 gain read access and write access to the pipelines 13. - 特許庁

各プロセッサ内のアプリケーションプロセスからデータ送受信処理を行うことができ、端末を結合するプロセッサを動的に変更可能とし、各プロセッサ内のアプリケーションプロセスから端末を共用でき、常時運用を可能とし、ネットワーク装置における宛先管理、故障対処及び業務処理に好適に使用できるマルチプロセッサ装置を提供すること。例文帳に追加

To provide a multiprocessor device capable of performing data transmitting/receiving processing from application processes in each processor, dynamically changing a processor which couples a terminal, sharing the terminal from the application processes in each processor, the constant operation of which is made possible and which can suitably be used for destination management, fault measures and business processing in a network device. - 特許庁

下位アドレスによってメモリがインタリーブされた、プロセッサが任意のメモリに対して等しく高い性能でアクセス可能な対称型マルチプロセッサ型計算機において、プロセッサをグループ化し、グループ間ではスヌープを間引き、すべてのリクエストをスヌープするのはグループ内に限ることによりスヌープリクエストを削減する。例文帳に追加

In a symmetrical multi-processor computer where a processor with a memory interleaved by a low order address is accessible to an arbitrary memory with equally high performance, the processors are grouped, snoops are thinned among the groups, and a snoop request is reduced by restricting snooping of all the requests within the groups. - 特許庁

熱輸送特性に優れる本発明のベーパチャンバは、コンピュータサーバのマルチプロセッサユニット（ＭＰＵ）などの冷却用途の他には、例えば大型の液晶やプラズマディスプレイといった、冷却にファンを用いた際の騒音が問題となるような機器においては、その静粛性を必要とする用途への適用も考えられる。例文帳に追加

The vapor chamber with the superior heat transport characteristic can be applied to cooling of a multiprocessor (MPU) or the like of a computer server, or application needing quietness in an apparatus wherein noise in using a fan for cooling becomes a problem such as a large liquid crystal or plasma display. - 特許庁

コヒーレンスコントローラ６４は、モジュール５０の外部のマルチプロセッサモジュール５１、５２、５３のうちの少なくとも１つに結合された外部ポート９９と、マスメモリと、モジュールのキャッシュメモリとの間で一貫性を確保するようになっているキャッシュフィルタディレクトリ８４ＳＦ／ＥＤを含む。例文帳に追加

This coherence controller 64 comprises an external port 99 connected to at least one of the external multi-processor modules 51, 52, and 53 of a module 50 and a cash filter directory 84 SF/ED with a consistency assured between a mass memory and the cash memory of the module. - 特許庁

プロセッサとインストラクション・メモリを１対１に装備したマルチプロセッサシステムの構成で、インストラクション・メモリをマルチポート・メモリにすることによって、インストラクション・メモリの容量を削減することと共に、アプリケーションの必要とするプログラム領域を柔軟に割り当てることができる。例文帳に追加

To reduce the capacity of an instruction memory, and to flexibly assign a program area whose application is required by constituting an instruction memory as a multi-port memory in the constitution of a multi-processor system in which a processor and an instruction memory are mounted one to one. - 特許庁

メインメモリ１０６に動作可能に接続されるとともに、それぞれがローカルメモリに関連付けられた複数のプロセッサと、プロセッサによる、メインメモリ１０６内のデータおよびプロセッサ内のデータに対するアクセスを制御可能な少なくとも一つのメインプロセッサ１０２Ｅと、を含むマルチプロセッサシステムにおける方法および装置を提供する。例文帳に追加

The method and the device are provided, in the multi-processor system including the plurality of processors operatively connected to a main memory 106, and correlated respectively with a local memory; and at least one main processor 102E capable of controlling access to data in the main memory 106 and data in the processors. - 特許庁

マルチプロセッサ検査装置により検査の初期段階で行われる電源のＯＦＦ／ＯＮ繰り返し試験において、ある任意の１個のプロセッサがＯＳを立ち上げる間、そのプロセッサが立ち上げ処理のメイン制御を行うことにより、そのプロセッサのみが高負荷状態となることを利用して、プロセッサの故障を早期に検出する。例文帳に追加

To early detect a failure of a processor using a fact that, while one arbitrary processor starts an OS (operating system), the processor performs main control of the starting processing and only the processor becomes into a high load state, in an OFF/ON repeating test of a power source performed in the initial stage of the inspection by a multiprocessor inspection apparatus. - 特許庁

複数のプロセッサと複数の主記憶をスイッチ型主記憶制御装置で接続したマルチプロセッサ方式の情報処理装置で、キャッシュのコヒーレンス制御をキャッシュのタグのコピーを保持することにより行う制御方式をとりながら、フォールスシェアリングによる性能低下を緩和しつつ、プロセッサ間のバリア同期を高速に行う。例文帳に追加

Concerning the information processor of a multiprocessor system connecting plural processors and plural main memories through a switch type main memory controller, while adopting a control system for performing the coherence control of a cache by holding the copy of the tag of the cache and while relaxing performance reduction caused by false sharing, barrier synchronism between processors is performed at a high speed. - 特許庁

マルチプロセッサシステムにおいて、コンパイラにより処理対象となる入力プログラムから自動的に並列性を持つタスクを抽出し、各プロセッサユニットの特性に合わせて当該タスクを配置することで当該プロセッサユニットを効率よく動かすスケジューリングを行い、さらには当該プロセッサユニットの処理量を見積もることで動作周波数や電源電圧を最適化するコードを生成する。例文帳に追加

In the multi-processor system, a task having parallelism is automatically extracted from an input program to be processed by a compiler, scheduling to operate a corresponding processor unit efficiently by arranging the task in accordance with the characteristic of each processor unit, and in addition, a code for optimizing an operation frequency and power supply voltage is generated by estimating the throughput of the processor unit. - 特許庁

プロセッサ数の少ないマルチプロセッサ構成制御装置において、上位装置２００，３００から制御の要求を受ける複数の制御指示装置１１０，１２０間のインタフェースに、簡易な電文インタフェースを用い、設定や制御時には制御可能かどうかの判定を他の制御指示装置に依頼する。例文帳に追加

In the multi-processor constituted control device of a small number of processors, a simple telegraphic interface is used for an interface between a plurality of control instruction devices 110 and 120 for receiving the control request from upper devices 200 and 300, and the determination whether or not the interface is controllable for the setting or the control is requested to other control instruction device. - 特許庁

３Ｄ画像空間内のオブジェクトを、３Ｄ空間内の各部分空間に位置する複数のオブジェクトセットに応じてグループ化して、複数のオブジェクトの各々の最初の画像データに基づいて、オブジェクトセットの各オブジェクトの最後の画像データをマルチプロセッサシステムの複数のプロセッサの当該オブジェクトに対応するプロセッサを用いて算出する。例文帳に追加

Objects in a 3D image space are grouped, according to a plurality of object sets existing in each subspace in a 3D space, and the last image data of each object in the object sets are calculated, based on the first image data of each of the plurality of objects with a processor corresponding to the object from a plurality of processors in a multiprocessor system. - 特許庁

マルチプロセッサシステム１００におけるメモリマネージャ２００は、プロセッサ１２０からのリード要求のアドレスが、プロセッサ１１０のデータキャッシュ１１６と共有メモリ１５８との整合性が要求されるアドレスの範囲に含まれることを条件に、データキャッシュ１１６と共有メモリ１５８との整合性を保つ整合処理をプロセッサ１１０に実行せしめる。例文帳に追加

In the multiprocessor system 100, a memory manager 200 makes a processor 110 execute matching processing while ensuring the matching property between a data cache 116 and a shared memory 158 of the processor 110 on condition that the address of a read request from a processor 120 is contained in the range of addresses for which the matching property of the data cache 116 and the shared memory 158 is requested. - 特許庁

分散共有メモリ型マルチプロセッサ方式を採用する計算機システムにおいて、ＳＰＭＤでなくＭＰＭＤプログラミングにもとづくプログラムを動作させることでメモリの有効利用をはかるべく、現実に実行可能な（すなわち、プログラム中の全シンボルのアドレスが解決された）当該プログラムのロードモジュールを生成するための言語処理系を提供すること。例文帳に追加

To provide a language processing system creating load modules of a realistically feasible program (namely, addresses of all symbols in the program are solved) in order to use a memory effectively by operating the program at the basis of MPMD programming instead of SPMD programming in a computer system adopting a distributed common memory type multiprocessor system. - 特許庁

ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想／実メモリ・マッピング・メカニズムを使用してターゲット・システムのメモリ・アドレス指定をエミュレートするための方法（およびシステム）は、ターゲット仮想メモリ・アドレスをシミュレート済みページ・テーブルに入力してホスト仮想メモリ・アドレスを入手するステップを含む。例文帳に追加

The method (and a system), for emulating the memory address designation of a target system by using the virtual/actual memory mapping mechanism of the operating system of a host mutiprocessor system, includes a step in which a target virtual memory address is inputted into a simulated page table to acquire a host virtual memory address. - 特許庁