「マルチプロセッサ」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

マルチプロセッサシステムの型式に関わらず、任意のプロセッサからの共有メモリに対するアクセス情報を監視することが可能な共有メモリのアクセス監視方法及び装置を提供する。例文帳に追加

To provide an access monitoring method and an access monitoring device for a shared memory, the method and the device enabling access information from an arbitrary processor to a shared memory to be monitored irrespective of type of a multiprocessor system. - 特許庁

マルチタスク又はマルチプロセッサシステムの電子交換機において、競合するイベントの処理が並列に処理されることを未然に防ぎ、リアルタイム性を損なうことなくレーシングによるデッドロックを防止する。例文帳に追加

To prevent processing of an event in contention from being performed in parallel in advance and prevent deadlock caused by racing without deteriorating a real-time property in an electronic exchange of a multi-task or multi- processor system. - 特許庁

マルチプロセッサシステムにおいて、全てのプロセッサの状態と外部の事象とを事実に基づいて特定し、プログラムの誤りの発見と除去とを確実かつ迅速に行えるようにする。例文帳に追加

To specify a state of all processors and an external event on the basis of a fact and to securely and speedily find and remove the error of a program in a multiprocessor system. - 特許庁

本発明は、マルチプロセッサ構成の制御装置において、マルチプロセッサの各々５ａ、５ｂをコネクタ接続した複数の独立した汎用バス４ａ、４ｂと、該複数の独立した汎用バスの各々を接続し、上記各プロセッサ間の通信を各汎用バスを介して行う割込み制御機能を有するデュアルポートメモリ装置７と、上記制御装置の異常監視機能のインターロック回路９とをバックプレーン基板８上に備えたことを特徴とする。例文帳に追加

Concerning the controller of multiprocessor configuration, plural independent general buses 4a and 4b with the connector connections of respective multiprocessors 5a and 5b, dual port memory device 7 having an interruption control function for performing communication between the respective processors through the respective general buses while respectively connecting the plural independent general buses and interlock circuit 9 for the abnormality monitor function of the controller are provided on a back plane board 8. - 特許庁

マルチプロセッサ上でシングルプロセッサ向けＯＳと既存のアプリケーションをそれらに改造を加えることなく動作させ、その既存のアプリケーションに対してマルチプロセッサによる並列処理を実現できるようにしたシングルプロセッサ向けＯＳによる並列処理システム上で、アプリケーションに改造を加えることなく、当該アプリケーションによるプロセッサ間におけるデータ転送を可能にするプロセッサ間通信システムを提供する。例文帳に追加

To provide an interprocessor communication system providing data transfer between processors by an application without modifying the application on a parallel processing system using an OS for a single processor running the OS and an existing application for a single processor on a multiprocessor without modifying them, and capable of realizing parallel processing by the multiprocessor with respect to the existing application. - 特許庁

サービス・プロセッサは、第２のファームウェア設定が第１のハードウェア装置を対象とする少なくとも１つの破壊動作を含む場合に、第１のハードウェア装置を割り当て解除し、破壊動作を第１のハードウェア装置に対して実行し、破壊動作が完了すると、第１のハードウェア装置をマルチプロセッサ・データ処理システムに対して再割り当てすることによって、第２のファームウェア設定をマルチプロセッサ・データ処理システム内のハードウェアに対して繰り返し適用する。例文帳に追加

When the second firmware setting includes at least one destructive operation with a first hardware device as a target, the service processor releases the allocation of the first hardware device, executes a destruction operation to the first hardware device, reallocates the first hardware device to the multiprocessor data processing system when the destruction operation is completed to thereby repeatedly apply the second firmware setting to hardware in the multiprocessor data processing system. - 特許庁

このスイッチを指定すると、JVM がメジャーのガベージコレクションイベント、すなわち、ガベージコレクション全体を通じて「世界が止まる」イベントに対して異なるアルゴリズムを使用します。 (マルチプロセッサのワークステーションで JVM が動作している場合は、マイナーのコレクションについても、このことが当てはまります)。例文帳に追加

This switch causes the JVM to use different algorithms for major garbage collection events (also for minor collections, if run on a multiprocessor workstation), ones which do not stop the world for the entire garbage collection process.  - NetBeans

ＳＯＩ・ＭＯＳトランジスタを用いるマルチプロセッサシステムにおいて、複数のタスクに分割された実行プログラムを複数のプロセッサユニット（１０１）に割り当てるスケジューリング処理において、複数個のプロセッサユニットにタスク割当を行なう。例文帳に追加

In scheduling processing that assigns a plurality of divided execution programs to a plurality of processor units 101, a multiprocessor system 100 using SOI/MOS transistors assigns tasks to the plurality of processor units 101. - 特許庁

リソース競合の要因となるリソースを検出したうえで、そのリソースを使用するプロセスに対して、リソース競合を回避するスケジューリングを行なうことができるマルチプロセッサシステム、競合回避プログラム及び競合回避方法を提供する。例文帳に追加

To provide a multiprocessor system, a contention avoidance program and a contention avoidance method, allowing scheduling for avoiding resource contention to a process of using a resource after detecting the resource that is a factor of the resource contention. - 特許庁

単一のＳｏＣ独立マルチプロセッサ・サブシステム・コアは、ＤＳＰ、コプロセッサ、ハイブリッドＡＳＩＣまたはネットワーク処理構成として構成されるとき、ＳｏＣデバイスのためのマルチスレッド化オペレーション処理を実行することができる。例文帳に追加

The single SoC independent multiprocessor subsystem core can execute a multi-threading operation process for an SoC device when it is structured as a DSP, a hybrid ASIC or a network processing structure. - 特許庁

冗長な待機プロセッサの余分のグループを設けることと、これらのプロセッサの余分なグループを、ハードウェア障害を経験するグループと交換できるようにシステムを設計することによって、マルチプロセッサ並列コンピュータを、ハードウェア障害に対してトレラントにする。例文帳に追加

A multiprocessor, parallel computer is made tolerant to hardware failures by providing extra groups of redundant standby processors and by designing the system so that these extra groups of processors can be swapped with any group which experiences the hardware failure. - 特許庁

マルチプロセッサシステムは複数のマスタと、第１クロック周波数で動作する少なくとも一つの第１類型のスレーブ、及び第１クロック周波数より高い第２クロック周波数で動作する少なくとも一つの第２類型のスレーブを含む。例文帳に追加

The multiprocessor system includes a plurality of masters, at least one first type slave that operates with a first clock frequency, and at least one second type slave that operates with a second clock frequency higher than the first clock frequency. - 特許庁

プロセッサエレメントとメモリコントローラとルータを複数個相互に接続して構成される冗長経路を有するマルチプロセッサシステムで、プロセッサ上で実行中のＯＳのスケジューラが、プロセスの切替えを行うタイミングでシステム内のルータのルーティングテーブルを変更する機能を有する。例文帳に追加

The scheduler of an OS under execution on a processor is provided with a function for changing the routing table of the routers in the system in a timing in which the switching of a process is executed. - 特許庁

マルチプロセッサシステムにあって装置構成を大きくすることがなく、あるいは消費電力を高めることがなく、プロセッサ間でデータのコヒーレンシを動作効率よく保つことができ、さらにプロセッサによるアクセス効率が高いキャッシュメモリを提供する。例文帳に追加

To provide a cache memory capable of maintaining coherence of data between processors at good operational efficiency without enlarging a system structure of a multiprocessor system or increasing power consumption and improving access efficiency of processors. - 特許庁

ビデオシーケンスを構成する一連のピクチュア群のうちのピクチュアのエンコードされたバージョンを生成するときに使用すべき好適なビット数に対応するターゲットサイズを決定することによってマルチプロセッサビデオエンコーダを作動する方法を提供する。例文帳に追加

To provide a method for actuating a multiprocessor video encoder by determining a target size corresponding to a suitable number of bits to be used in creating a picture-encoded version among a series of picture groups constituting a video sequence. - 特許庁

マルチプロセッサ構成のコンピュータシステムにおいて、分散配置したファームウェアの整合性を保証し、かつシステム起動時間、ファームウェア更新時間を短縮する事により、システムの稼働率を向上させる方法を提供する。例文帳に追加

To provide a method for enhancing working rate of a system by assuring compatibility of distributed firmware and shortening system boot time and firmware update time in a computer system with multi-processor structure. - 特許庁

単一メモリ空間上で走行するソフトウエアをマルチプロセッサ上で動作させるための実行形式プログラムを生成する際、オブジェクトファイル単位で、各プロセッサへ割り当て、それぞれのプロセッサ毎に実行形式プログラムを生成することを特徴とする。例文帳に追加

At the time of generating an execution form program for operating software traveling on a single memory space on a multiprocessor, the programs are allocated to respective processors in an object file unit and the execution form programs are generated for the respective processors. - 特許庁

複数のプロセッサにより割り込みを処理するマルチプロセッサシステムにおいて、１つのプロセッサが外部デバイスからの割込みを受け付け、その割込みの要因に応じて、割込みに対応する割込み処理を他のプロセッサに実行させる。例文帳に追加

At a multiprocessor system in which an interrupt is processed by a plurality of processors, one processor accepts an interrupt from an external device and other processor is made to execute the interrupt processing corresponding to the interrupt responding to the factor of the interrupt. - 特許庁

（Ｂ）のシミュレーション処理によれば、マルチプロセッサモデルのシミュレーション処理に必要なコアモデル間通信を、コアモデル処理時間に隠蔽するように、換言すれば、コアモデル処理と並列にコアモデル間通信処理を実行することができる。例文帳に追加

According to simulation processing of (B), communication processing between core models can be executed so as to shield communications between core models necessary for simulation processing of a multiprocessor model by a core model processing time, in other words, in parallel with the core model processing. - 特許庁

本発明は、複数のプロセッサと共有メモリが相互に結合され、各々のプロセッサがキャッシュメモリをローカルに持つマルチプロセッサシステムにおいて、ディレクトリ方式によるキャッシュデータの一貫性を、システムのパフォーマンスを下げることなく、簡易な構成で保証する。例文帳に追加

To guarantee the consistency of cache data based on a directory system in simple configuration without lowering the performance of a multiprocessor system concerning the system in which plural processors and a shared memory are mutually coupled and the respective processors locally have cache memories. - 特許庁

マルチプロセッサシステム１０は、プロセッサコア２００と外部メモリ５００間を接続し、多重のプロセッサコア２００による使用のため、データを外部メモリ５００から事前に取得するように設定された、データストリーミングユニット２０００を含む。例文帳に追加

A multiprocessor system 10 includes a data streaming unit 2000, which is connected between processor cores 200 and an external memory 500 and is set to obtain data from the external memory 500 in advance for use by the multiple processor cores 200. - 特許庁

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。例文帳に追加

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array. - 特許庁

一部の実施形態では、マルチプロセッサ・システムは、論理的に分割されていてもよく、この方法を利用して論理パーティションに割り当てられた１つまたは複数の共用あるいは専用のプロセッサを、そのパーティション上で実行されるオペレーティング・システムに透過的に置き換えることができる。例文帳に追加

In one embodiment, the multiprocessor system can also be logically divided and the method is utilized to replace one or more shared or dedicated processors assigned to a logical partition transparently for the OS that is performed on said partition. - 特許庁

簡単な回路構造の工夫によって、並列処理されるスレッド間にデータ依存がある場合であっても、プロセッサの処理効率を低下させることなく、依存データの受け渡しを高速に行うことができるマルチプロセッサシステムを提供する。例文帳に追加

To apply simple improvement to a circuit structure for providing a multiprocessor system capable of quickly transferring dependence data without any reduction in processor processing efficiency when data dependency exists between threads processed in parallel. - 特許庁

マルチプロセッサ・データ処理システムに関し、特にキャッシュ中のラインの様々なコヒーレンス状態の様々なディレクトリ要求を利用してメモリ・サブシステムの性能を改善したディレクトリ・アーキテクチャを提供する。例文帳に追加

To provide a directory architecture for improving the performance of a memory subsystem by using various directory requests in the various coherent states of lines, in particular, in a cache, in relation to a multi-processor data processing system. - 特許庁

マルチプロセッサの各プロセッサは、コマンド情報を受信すると、割り当てられた処理を実行し、その後、コマンド情報を更新して、シーケンシャル処理経路リストに含まれる実行プロセッサ番号に基づいて、コマンド情報を順次転送する。例文帳に追加

When receiving command information, each processor of the multi-processor executes assigned processing, and then updates the command information, and successively transfers the command information on the basis of the execution processor number included in the sequential processing path list. - 特許庁

マルチプロセッサシステムにおいて、プロセッサのメモリに対する書き込み処理と、メモリから読み出し処理の両方において優先処理を可能にし且つ書き込み処理時と読み出し処理時に使用するデータバッファの共通化を図るメモリ制御方式を提供する。例文帳に追加

To provide a memory control system for enabling priority processing both in write processing to the memory of a processor and read processing from the memory in a multiprocessor system and making common a data buffer to be used in write processing and read processing. - 特許庁

マルチプロセッサシステムの稼働状況に応じてメモリデバイスの消費電力を低減することを実現した情報処理装置同一構成の複数のプロセッサを効率的に使い分けることを実現した情報処理装置を提供する。例文帳に追加

To provide an information processor reducing power consumption of a memory device according to an operation condition of a multiprocessor system and efficiently using a plurality of processors of the same configuration in the information processor. - 特許庁

マルチプロセッサシステムにおける割込み制御において、従来装置とのソフトウェアの互換性を維持しつつ、バスまたはクロスバスイッチを用いた結合路や割込み制御システムを複雑化することなく、柔軟性に富み、信頼性が高く、しかも、簡易で安価に実現できるようにする。例文帳に追加

To actualize interruption control over a multiprocessor system which is rich in flexibility and high in reliability easily at low cost without complicating a coupling path using a bus or cross-bus switch nor an interruption control system while maintaining the compatibility of software with conventional devices. - 特許庁

マルチプロセッサコンピュータシステムにおいて、ローカルバスで接続されたユニット間でのデータ通信を、相互のシステムリソースの使用状況をもとにユニット間の負荷分散を図ることにより高速化とシステムリソースの有効活用を実現すること。例文帳に追加

To achieve increase of speed and effective use of system resources in data communications among units connected by a local bus by distributing loads among the units based on the use state of the mutual system resources in a multiprocessor computer system. - 特許庁

２つのマザーボードがそれぞれ備える機種依存性のないＰＣＩバスどうしをダイレクトに接続できるようにしたので、プロセッサの違いも吸収でき、且つ、通信速度も高速化する分散処理用のマルチプロセッサシステムの構築する。例文帳に追加

To provide a multiprocessor system for distributed processing, by which the difference of processors can be absorbed and the communication velocity is accelerated as well by directly connecting PCI buses with each other with no dependency on machine type respectively provided on two mother boards. - 特許庁

非対称マルチプロセッサシステムは、複数のプロセッサを含んでおり、少なくとも第１のプロセッサと第２のプロセッサとが非対称であり、仕事量の予測可能な複数の単位ジョブを単位ジョブ毎に複数のプロセッサに振り分けて行わせる。例文帳に追加

An asymmetric multiprocessor system includes a plurality of processors, wherein at least a first processor and a second processor are asymmetric, and a plurality of unit jobs of predictable workloads are distributed among the plurality of processors in each unit job. - 特許庁

本発明は、担当すべき制御がそれぞれに割り当てられた複数のプロセッサにおいて特定のプロセッサに異常が発生しても、特定のプロセッサに割り当てられた制御を継続的に処理することができる、マルチプロセッサシステムの提供を目的とする。例文帳に追加

To provide a multiprocessor system capable of continuously processing control allocated to a specific processor even though abnormality occurs in the specific processor among a plurality of processors to which control to be in charge is respectively allocated. - 特許庁

要求されたキャッシュ・ラインを各メモリ・ソースにおいて感知された温度値または電力消費値に基づいて、マルチプロセッサ・システムの複数のメモリ・ソースから与えるディレクトリィ・ベースのコヒーレンシ方法、システム及びプログラムを提供する。例文帳に追加

To provide a directory-based coherency method, system and program for giving a requested cache line from a plurality of candidate memory sources in a multiprocessor system based on a sensed temperature value or power consumption value at each memory source. - 特許庁

マルチプロセッサシステムにおいて、キャッシュ状態情報が一つのスヌープフィルタに登録されるため、特定アドレス領域のアクセス頻度に依存して、前記特定アドレス領域以外の別アドレス領域における性能が低下してしまう。例文帳に追加

To solve the problem of a multiprocessor system that since a cache state information is registered in one snoop filter, dependence on the access frequency of a specific address area occurs, resulting in deterioration of performance address areas other than the specific address area. - 特許庁

このマルチプロセッサに対し、ＯＳ及びプログラム制御部１０５が、単位プロセッサＰ０〜Ｐ３の少なくとも一部の要求により、要求があった単位プロセッサにおいてのみ単位プロセッサで実行されている処理を中断させる中断処理を禁止する。例文帳に追加

The multiprocessor system is inhibited from performing interruption processing wherein when at least one of the unit processor P0 to P3 makes a request, an OS and a program control section 105 make only the unit processor having made the request interrupt processing being performed by the unit processor. - 特許庁

分散共有メモリ型マルチプロセッサ方式を前提とするＭＰＭＤプログラミングでは、たとえばＰＥ＃０用のプログラムがＰＥ＃１の共有メモリ上のデータを参照・変更することがあるが、当該データのアドレス（メモリ空間上での位置）はＰＥごとに異なっている。例文帳に追加

A program used for PE#0 can refer and change data in a common memory of PE#1, for example, in the MPMD programming based on the distributed common memory type multiprocessor system, but address of those data (position in a memory space) is different at each PE. - 特許庁

複数のプロセッサを有するマルチプロセッサ装置に関し、複数のプロセッサが一時的に実行を停止したプログラム（デバッグ対象プログラム、アプリケーション・プログラム等）の同時実行再開を容易に行うことができるようにする。例文帳に追加

To easily perform the simultaneous execution resumption of a program(program to be debugged, application program or the like) whose execution is temporarily stopped by a plurality of processors, as regards a multi-processor device equipped with a plurality of processors. - 特許庁

マルチプロセッサ通信システムに関し、特に、ＩＭＴ−２０００システム等において、大容量トラヒック、短期間に頻発する発呼、狭いエリアでの局所的なトラヒック増大等に対応することができるよう、呼処理能力向上及びリソース管理の効率化を図る。例文帳に追加

To improve call processing capability and to efficiently manage resources so that a multiprocessor communication system, especially, an IMT-2000 system, etc., is adaptive to large-capacity traffic, calling at high frequency in a short period, a local traffic increase in a narrow area, etc. - 特許庁

複数のノードが該ノードを制御するサービスプロセッサに接続されてなるノード群が複数集まって形成された大規模プラットフォームを用いたマルチプロセッサシステムにおいて、障害処理を迅速かつ的確におこなうことができる障害処理方法等を提供する。例文帳に追加

To provide a method of dealing with a failure for quickly and accurately dealing with the failure in a multiprocessor system using a large-scale platform formed by gathering a plurality of node groups composed by connecting a plurality of nodes to a service processor controlling the nodes, and to provide a multiprocessor system and the node. - 特許庁

初期運転プログラムや情報のロードの所要時間、障害情報等ファイルの転送時間を短縮し、主プロセッサの負荷軽減及び外部記録装置の小型化を図ることが可能なマルチプロセッサシステムを提供する。例文帳に追加

To provide a multiprocessor system which can reduce the load on a master process and can miniaturize an external recording device by shortening the time required for loading of an initial operation program or information and the transfer time of a file of fault information or the like. - 特許庁

マルチプロセッサシステム１０は、複数のＯＳ１１_０〜１１_ｎ上でそれぞれ動作する複数のＭＰＵ１２_０〜１２_ｎと、複数のＭＰＵ１２_０〜１２_ｎに対してそれぞれ割り当てられた複数のメモリ空間であるＭＥＭ１４_０〜１４_ｎを有するメモリ部１４とを具備する。例文帳に追加

This multi-processor system 10 is provided with a plurality of MPU 12_0 to 12_n operating on a plurality of OS11_0 to 11_n and a memory part 14 having MEM14_0 to 14_n being a plurality of memory spaces respectively assigned to the MPU12_0 to 12_n. - 特許庁

性能保証・性能非保証両タスクが混在のマルチプロセッサシステムで、プロセッサ負荷が時間経過に伴って低負荷状態になることを前提とせずに、リアルタイム性を保証しながら消費電力を効果的に削減する。例文帳に追加

To effectively reduce power consumption while securing real time performance without assuming that a processor load is set to a low load state according to the lapse of a time in a multiprocessor system in which both performance securing/performance non-securing tasks coexist. - 特許庁

マルチプロセッサ交換機１のうちのある呼処理プロセッサ、例えば呼処理プロセッサ１１の使用率がある一定時間以上、しきい値を越えたことを条件に、対地Ａ５１／対地Ｂ５２／対地Ｃ５３へそれぞれ接続されている回線２１１，２１２，２１３（入り回線側）を段階的に規制閉塞する。例文帳に追加

On the condition that an operating rate of a call processing processor, such as a processor 11 in a multi-processor exchange 1 exceeds a threshold for a prescribed time or over, channels 211, 212, 213 (incoming channel side) connecting respectively with a subscriber A51, a subscriber B52, and a subscriber C53 are stepwise blocked with a restriction. - 特許庁

マルチプロセッサのコアクロック周波数をプロセッサ毎に変更できるので、全てのプロセッサに共通な動作電圧とコア周波数との組み合わせによってはプロセッサの損傷あるいはプロセッサの動作の信頼性低下を引き起こしうることを防止する。例文帳に追加

To prevent the problem of the prior techniques to adjust a processor's operating voltage in which: a user is allowed to modify a core clock frequency of a multiprocessor for each processor, which can result in operating voltage and core frequency combinations, common to all processors, that can harm or otherwise cause unreliable operation of the processor. - 特許庁