「非同期回路」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

動作状態に応じてリセット信号を同期又は非同期に切替えて生成することができるリセット信号生成回路を提供すること。例文帳に追加

To provide a reset signal-generating circuit which switches reset signal generation timing between synchronization and asynchronization, in accordance with an operational state, to generate reset signals. - 特許庁

非同期ディジタル加入者線通信モデム用アナログ前置機能の構成を簡単化して単一集積回路に集積化する。例文帳に追加

To simplify the constitution of an analog pre-function for a asynchronous digital subscriber line communication modem and to integrate it in a single integrated circuit. - 特許庁

非同期リセットによるＲＡＭデータの破壊を防止して、ＲＡＭデータの保持を保証することができる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit which can surely hold RAM data by preventing RAM data from being destructed due to an asynchronous reset. - 特許庁

カウントモードを切替可能な非同期カウンタ回路において、カウントモードの切替時にカウント値の連続性が保たれるようにする。例文帳に追加

To keep continuity of a count value when switching a count mode in an asynchronous counter circuit which is capable of switching the count mode. - 特許庁

インバータ付MullerＣ素子で構成される遷移信号制御回路を用いて、非同期のタイミングを形成する遷移信号制御を行う。例文帳に追加

To execute transition signal control for forming the asynchronous timing by using transition signal control circuits composed of a Muller C element with inverter. - 特許庁

非同期境界回路１２０は、第１バス１１２Ａと第２バス１１２Ｂ間のデータ転送を第１周波数Ｆ１および第２周波数Ｆ２で行う。例文帳に追加

An asynchronous boundary circuit 120 transfers data between the first and second busses 112A, 112B at the respective first and second frequencies F1, F2. - 特許庁

通信回路におけるパケット化されたデータの検証が可能で、非同期通信又はチャネル間同期を容易に検証できる。例文帳に追加

To verify packetized data in a communication circuit and to easily verify an asynchronous communication or inter-channel synchronism. - 特許庁

メモリ・チップ間またはメモリ回路間を結ぶ配線の数を減らし、かつより高速に非同期データ・バースト転送をおこなうこと。例文帳に追加

To reduce the number of wirings between memory chips or between memory circuits and to perform an asynchronous data burst transfer at higher speed. - 特許庁

非同期回路の性能を検証する技術であって、検証工定数を従来に比べて低減することができる技術を提供する。例文帳に追加

To provide a technique for verifying performance of a non-synchronous circuit, capable of reducing the number of verification processes, compared with that in the prior art. - 特許庁

非同期式半導体メモリ装置の内部電源電圧発生回路及び内部電源電圧制御方法を提供する。例文帳に追加

To provide an internal power voltage generating circuit for a non- synchronous semiconductor memory device and a method for controlling internal power voltage. - 特許庁

互いに非同期に動作する機能ブロックを複数有する集積回路の実動作周波数でのテストを容易化する。例文帳に追加

To facilitate a test at a real operation frequency of an integrated circuit having two or more functional blocks which operate in asynchronization with one another. - 特許庁

集積回路の高速化を図り、レイテンシを低減する非同期入力データ経路技術を提供する。例文帳に追加

To provide an asynchronous input data path technology capable of reducing latency by achieving a high speed of an integrated circuit device. - 特許庁

従来の装置より短い応答時間を持つ非同期回路の処理速度一定化装置を提供する。例文帳に追加

To provide a processing speed stabilizing apparatus of an asynchronous circuit having a response time which is shorter than that of an apparatus in a prior art. - 特許庁

基地局とは非同期の通信である移動局間の通信時にも、周波数の安定度を高め得る移動通信機のＡＦＣ回路を得る。例文帳に追加

To obtain an AFC circuit far a mobile communication unit that can enhance stability of frequencies even in the case of communication among mobile stations that is asynchronously in the communication with a base station. - 特許庁

簡易な回路構成で、非同期に更新される放電管制御ＰＷＭパルスの制御を遅延なしで行う放電管点灯装置を提供する。例文帳に追加

To provide a discharge lamp lighting control device capable of controlling an asynchronously renewed discharge tube control PWM (pulse width modulation) pulse without delay with a simple circuit constitution. - 特許庁

クロックに同期して動作する回路の状態をクロックに同期しないリード信号を用いて読み出すときにおいて、この読み出し時に生じるリードアクセスタイムロスを低減することができる非同期読み出し回路及び非同期読み出し方法を提供する。例文帳に追加

To provide an asynchronous readout circuit and its method that can reduce the read access time loss during the readout, when reading the state of a circuit operating, in synchronism with a clock by using a read signal which is not synchronized with the clock. - 特許庁

非同期リセット信号でリセットされない順序回路の記憶素子に対して付加されるフラグ回路は、非同期リセット信号が入力されたときに記憶素子が有効なデータを保持していないことを示す非有効表示状態になるようにする。例文帳に追加

The flag circuit added to the storage element of the sequential circuit not reset by the asynchronous reset signal comes into a non-effective display state showing that the storage element does not hold the effective data when the asynchronous reset signal is inputted. - 特許庁

プロセッサ回路１２は、少なくとも１つのデータインターフェースと、フロントエンド回路１１によって送信される非同期転送モードセルを生成する非同期転送モードセグメンテーション部を有し、データプロトコルを識別して、適切な受信データパケットをデータインターフェースに供給する。例文帳に追加

A processor circuit 12 has at least one data interface and an asynchronous transfer mode segmenting part, that generates an asynchronous transfer mode cell to be transmitted by the circuit 11, identifies a data protocol and supplies a proper received data packet to the data interface. - 特許庁

本発明は、スタッフ指定ビット挿入部やスタッフ指定ビット分離部等の複雑な回路が不要で回路規模を小さくでき、また、伝送速度が異なる非同期信号を重畳／分離できる非同期信号重畳装置及び分離装置を提供することを目的とする。例文帳に追加

To obtain an asynchronous signal superposing device and separating device which requires none of complicated circuits of a staff specification bit insertion part, a staff specification bit separation part, etc., is reducible in circuit scale, and can superpose and separate asynchronous signals having different transmission rates. - 特許庁

本発明の同期・非同期インターフェース回路（２０）は同期バス（３０）と非同期ＣＰＵ（１０）の間で行われるアクセス・サイクルをイベントドリブン式に制御する有限ステートマシン（２２）と、アクセス・サイクルの開始を検出する検出回路を備える。例文帳に追加

A synchronous/asynchronous interface circuit (20) of the present invention comprises a finite state machine (22) that controls an access cycle to be performed between a synchronous bus (30) and an asynchronous CPU (10) into an event-driven type, and a detection circuit that detects the start of the access cycle. - 特許庁

非同期回路設計言語で記述されたコードを同期回路設計用のハードウエア記述言語に変換することで、同期回路用の市販シミュレータで回路設計の機能検証を行うことが可能となる。例文帳に追加

Codes described in the asynchronous circuit design language are converted to the hardware description language for synchronous circuit design, whereby function verifications in circuit design can be performed by a simulator on the market for synchronous circuits. - 特許庁

同期式回路の設計環境を使用して回路設計を行うことができ、なおかつ非同期式回路のように低消費電力を実現することができる同期式回路およびその設計方法を提供する。例文帳に追加

To provide a synchronous circuit capable of designing a circuit by using design environment of the synchronous circuit and reducing power consumption like an asynchronous circuit, and to provide its design method. - 特許庁

プロセッサ回路１２は、適切な受信データパケットを電話回路１３に供給するとともに、フロントエンド回路１１によって送信される電話回路１３からのデジタルパケットから非同期転送モードセルを生成する。例文帳に追加

The circuit 12 supplies the proper received data packet to the line 13 and also generates an asynchronous transfer mode cell, which is transmitted by the circuit 11, from the digital packet from the circuit 13. - 特許庁

メタステーブル状態をより確実に想定して、非同期順序回路を含む論理回路の機能を検証することができる回路検証装置及び回路検証方法を提供する。例文帳に追加

To provide a circuit verification device and method, capable of verifying functions of a logical circuit including an asynchronous sequential circuit by more reliably assuming a metastable state. - 特許庁

また、このバッファ回路及び制御方法に用いられる、同期式記憶回路と、非同期式回路との間のデータ転送制御を行うインターフェース回路及びその制御方法の提供を目的とする例文帳に追加

The data buffer circuit 10 sandwiched between an image processing system 1A and a main system 2 comprises a RAM 130 with one port, a control signal generation section 110, an address generation section 100, and a first selector 113. - 特許庁

非同期回路設計言語で記述されたコードを同期回路設計用のハードウエア記述言語に変換することで、同期回路用の市販シミュレータで回路設計の機能検証を行うことが可能となる。例文帳に追加

The codes transformed into the standard HDL can be functionally verified by using commercially available simulators, which are originally developed for verifying synchronous circuit design. - 特許庁

本発明による光受信機の入力断検出回路は、ＰＬＬ回路の同期状態を基に入力断検出を行う回路構成について、ＰＬＬ回路が非同期となる周波数成分を持った非同期ノイズを、ＰＬＬ回路の位相比較器５に入力される信号に重畳するノイズ重畳部２０を設けたものである。例文帳に追加

This input disconnection detection circuit of an optical receiver has a circuit structure equipped with a noise superposition unit 20 which superposes asynchronous noises having a frequency component that gets the PLL circuit asynchronous on signals inputted into the phase comparator 5 of the PLL circuit. - 特許庁

非同期リセット信号でリセットされる順序回路と非同期リセット信号ではリセットされない順序回路とを含む回路設計データに対して、工程８で順序回路中の記憶素子を識別し、工程１１および工程１２で前記記憶素子が有効なデータを保持しているか否かを示すフラグ回路をそれぞれの記憶素子に対して付加する。例文帳に追加

A storage element inside a sequential circuit is identified to circuit design data including a sequential circuit reset by an asynchronous reset signal and a sequential circuit not reset by the asynchronous reset signal in a process 8, and a flag circuit showing whether the storage element holds effective data or not is added to each storage element in a process 11 and a process 12. - 特許庁

このため、非同期信号が一定量となる毎に、この非同期信号データに速度変換制御信号と同期用フレームを加えた固定のデータ量のデータが伝送主信号のオーバーヘッドに重畳され、回路規模を小さくでき、また、非同期信号の伝送速度が異なる場合も伝送速度の情報を伝送主信号に重畳することができる。例文帳に追加

Consequently, each time the asynchronous signal reaches a certain quantity, a fixed amount of data obtained by adding the rate conversion control signal and frame for synchronization to the asynchronous signal data is superposed on the overhead of the main transmit signal to decrease the circuit scale and eve when the asynchronous signal is different in transmission rate, information on the transmission rate can be superposed on the main transmit signal. - 特許庁

各スキャンチェーン上の先頭のフリップフロップ１０２，１０７に、該接続された各スキャンチェーン上の各フリップフロップにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を接続し、該非同期セットリセット付きフリップフリップ１０１，１０６の非同期セット／リセット端子を、制御回路１５０にて制御するようにする。例文帳に追加

In this scan test equipment, flip-flops 101, 106 with asynchronous set/reset for a data set setting data at each flip-flop on each linked scan chain are connected to flip-flops 102, 107 on top of each scan chain, allowing a control circuit 150 to control asynchronous set/reset terminals of the flip-flops 101, 106 with asynchronous set/reset. - 特許庁

繰り返し振れ（ＲＲＯ）検出器が、１つまたは複数のデジタル補間回路を用いて、ＲＲＯアドレス・マーク（ＡＭ）およびＲＲＯデータを表す非同期サンプル値を補間し、非同期最尤（ＡＭＬ）検出器がＲＲＯ ＡＭを検出し、ＲＲＯデータ復号器がＲＲＯデータを復号化する。例文帳に追加

A repeatable run-out (RRO) detector employs one or more digital interpolation circuits to interpolate asynchronous sample values representing an RRO address mark (AM) and RRO data ; an asynchronous maximum likelihood (AML) detector detects RRO AM; and a RRO data decoder decodes the RRO data. - 特許庁

非同期クロック間でのデータ転送においてもクロック乗せ換え回路を必要としない追い越し判定回路、及びこの追い越し判定回路を備えるデータ転送システムを提供すること。例文帳に追加

To provide an overtaking decision circuit dispensing with a clock swapping circuit even during data transfer between asynchronous clocks, and a data transfer system having the overtaking decision circuit. - 特許庁

読み出しと書き込みが同期しているか、非同期であるかに係わりなく、データが満杯であるか空であるかを正しく検出できるリングバッファ回路及びリングバッファ回路の制御回路を提供する。例文帳に追加

To provide a ring buffer circuit for correctly detecting whether data are full or empty regardless of whether reading and writing are synchronized or not synchronized and the control circuit of the ring buffer circuit. - 特許庁

原振クロックと非同期に動作するカウント回路やクロック分周回路を内蔵することにより、消費電力のより小さい集積回路装置を提供すること。例文帳に追加

To provide an integrated circuit device having a small power consumption, by including a count circuit operated asynchronously with a fundamental oscillation clock or a clock frequency-divider circuit. - 特許庁

同期式回路と、非同期式回路との間のデータのバッファリングを行うバッファ回路及びその制御方法の提供を目的とする。例文帳に追加

To provide a buffer circuit and its control method which perform buffering of data between a synchronous circuit and an asynchronous circuit: and to provide an interface circuit and its control method which performs data transfer control between the synchronous memory circuit and asynchronous circuit being used for the buffer circuit and its control method. - 特許庁

ターゲットシステム１０の集積回路装置２０は、第１のクロック生成回路７０と、第１のクロック生成回路で生成されたクロックを動作クロックとして、省ピン型のデバッグツールとのデバッグ用のデータの送受信を非同期式のシリアルデータ伝送で行うための通信制御を行う第１の非同期通信制御回路８０とを含む。例文帳に追加

In this debug system, the integrated circuit device 20 of a target system 10 includes: a first clock generation circuit 70; and a first asynchronous communication control circuit 80 performing communication control for performing transmission/reception of debugging data with a pin reduction type debug tool by the asynchronous type serial data transmission with a clock generated by the first clock generation circuit 70 as an operation clock. - 特許庁

本発明に係るメモリ回路に装着されたバッファ回路は、信号入力端と、信号入力端に接続された入力端を有する同期入力バッファと、信号入力端に接続された入力端を有する非同期入力バッファと、メモリ回路の動作モードによって同期入力バッファの出力信号または非同期入力バッファの出力信号を選択的に出力するスイッチング回路とを具備する。例文帳に追加

A buffer circuit mounted in a memory circuit includes: a signal input terminal; a synchronous input buffer having an input terminal coupled to the signal input terminal; and a switching circuit which selectively outputs an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operational mode of the memory circuit. - 特許庁

省ピン型のデバッグツール１１０は、第１のクロック生成回路と同じボーレートのクロックを生成する第２のクロック生成回路１７０と、 第２のクロック生成回路で生成されたクロックを動作クロックとして、前記ターゲットシステムとのデバッグ用のデータの送受信を非同期式のシリアルデータ伝送で行うための通信制御を行う第２の非同期通信制御回路１８０とを含む。例文帳に追加

The pin reduction type debug tool 110 includes: a second clock generation circuit 170 generating a clock of the same baud rate as the first clock generation circuit; and a second asynchronous communication control circuit 180 performing communication control for performing transmission/reception of the debugging data with the target system by asynchronous type serial data transmission with the clock generated by the second clock generation circuit as an operation clock. - 特許庁

非同期式プロセッサにはクロック信号がなく、回路のすべての部分は担当の処理をできる限り早く行い、それが完了すると後続する回路に信号を送る。例文帳に追加

An asynchronous processor has no clock signal, every part of the circuit does its processing as fast as possible and signals subsequent circuits when it is complete.  - コンピューター用語辞典

したがって、この非同期信号検出回路１００ではクロック信号を外部から供給する必要がなく、高電流出力のドライバ回路が不要であるため消費電力を削減できる。例文帳に追加

Consequently, the power consumption is reduced since no clock signal is required to be supplied from the outside and no driver circuit with high current output is required in this asynchronous signal detecting circuit 100. - 特許庁

有限状態機械において、個別の状態間の遷移は、例示的に、非同期スパイキング入力の正の遷移によって活性化される遷移回路を用いて、双安定回路を選択的に１状態とすることによって実行する。例文帳に追加

In this finite state machine, transition between the individual states is executed by selectively turning a bistable circuit to 1 state by using a transition circuit activated by the positive transition of asynchronous spiking input for example. - 特許庁

クロック同期型ＤＲＡＭ１は、コマンドデコード回路２と、アクセス制御回路３と、それぞれクロック非同期型ＤＲＡＭで構成された複数のバンク０〜バンクｎを有する。例文帳に追加

A clock synchronous DRAM 1 has a command decoding circuit 2, an access control circuit 3 and plural banks 0-n respectively composed of clock asynchronous DRAM. - 特許庁

クロック信号を用いない非同期式で設計されたシステムを内蔵する半導体集積回路において、消費電力や電磁ノイズを抑えながら回路ブロックの動作終了のタイミングを安定して生成する。例文帳に追加

To provide a semiconductor integrated circuit incorporating a system designed to be an asynchronous system not using a clock signal that stably generates a timing of an operating end of a circuit block while suppressing power consumption and electromagnetic noise. - 特許庁

非同期２重化回路からの入力データを同期して取り出す多入力データ同期回路において、両系のクロック周波数の微差に基づくデータの欠落を回避する。例文帳に追加

To provide a multi-input data synchronization circuit that synchronously extracts input data from an asynchronous duplex circuit and avoids missing of data on the basis of a slight difference between clock frequencies of both systems. - 特許庁

インターフェース回路１からの出力に対して並列にそれぞれ異なる通信速度に対応した非同期シリアル通信用送受信回路１１〜１ｎを設ける。例文帳に追加

Asynchronous serial communication transmitter-receiver circuits 11-1n adapted to different signaling speeds are provided in parallel to outputs from an interface circuit 1. - 特許庁