「非同期回路」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

フレーム同期/非同期検出回路３７は、供給された信号からフレームに同期しているか否かを判定し、その検出結果をTMCC/バースト同期タイミング発生回路３８に出力する。例文帳に追加

The circuit 37 decides whether or not the supplied signal is synchronized with a frame and outputs the detection result to a TMCC/burst synchronization timing creating circuit 38. - 特許庁

非同期転送箇所を含む半導体集積回路の違反動作の検証用の検証ベクタを生成する半導体集積回路の検証装置を提供する。例文帳に追加

To provide a verification device of a semiconductor integrated circuit for generating the verification vector for verification of the violating operation of a semiconductor integrated circuit including an asynchronous transfer place. - 特許庁

順序回路構成の違いを考慮する必要が無く、メモリ使用量を抑制して適切にシミュレーションを実行することが可能な非同期回路の検証方法をコンピュータに実行させるプログラムを提供する。例文帳に追加

To provide a program for allowing a computer to execute an asynchronous circuit verification method capable of suitably executing simulation while suppressing memory consumption without requiring the consideration of differences in the constitution of sequence circuits. - 特許庁

非同期式で設計されたＣＰＵ等の回路を内蔵する半導体集積回路において、外部メモリとの間でアクセスのタイミングを得るための遅延時間を、消費電力や電磁ノイズを抑えながら安定して生成する。例文帳に追加

To provide a semiconductor integrated circuit in which a circuit such as a CPU designed as an asynchronous system is built in, the semiconductor integrated circuit being characterized in stably generating a delay time for obtaining timing of access to an external memory while suppressing power consumption and electromagnetic noise. - 特許庁

ＰＬＬ回路を用いて受信信号から同期クロック信号を生成する非同期シリアル送受信システムにおいて、ＰＬＬ回路のロックアップ時間を短縮して、再同期時間を短くしたい。例文帳に追加

To reduce the lock up time of a PLL circuit to decrease a re- synchronization time in an asynchronous serial transmission reception system which uses a PLL circuit to generate a synchronous clock signal from a received signal. - 特許庁

カウンタを持つ乱数生成サーバ１０と、該カウンタの値を要求するクライアント２０と、これら回路間のメッセージを伝達するためのスイッチネットワーク３０とを非同期回路として構成する。例文帳に追加

A random number generation server 10 with a counter, a client 20 to request a value of the counter and a switch network 30 to transmit a message between these circuits are constituted as an asynchronous circuit. - 特許庁

同期判定回路１００は信号Ｇが閾値未満のとき非同期状態と判定し、同期補償回路４６は時間と共に階段状の電圧信号を生成する。例文帳に追加

A synchronism decision circuit 100 decides an asynchronous state when the signal G is less than a threshold and a synchronism compensating circuit 46 generates a staircase voltage signal with time. - 特許庁

外部入力機器からの非同期のアクセスでデータを内部へ取り込むインターフェース回路において、状態遷移保護回路の個数を削減し、外部入力機器からのアクセスサイクル数を削減する。例文帳に追加

To provide an interface circuit for fetching data inside according to asynchronous access from external input equipment for reducing the number of state transition protecting circuits, and reducing the number of access cycles from the external input equipment. - 特許庁

ＯＤＴ非同期信号からＯＤＴ同期信号への切替をＤＬＬ回路の始動時間を考慮して行うことのできる内部ＯＤＴ信号生成回路を備えたＤＲＡＭチップを提供すること。例文帳に追加

To provide a DRAM chip furnished with an inside ODT signal producing circuit capable of changing over the signal from an ODT asynchronous signal to an ODT synchronous signal by taking account of a starting time of a DLL circuit. - 特許庁

複数の処理回路が非同期でバス使用権を要求する場合に、各処理回路に備えられるバッファメモリの容量を低減し且つ動作クロック周波数の上昇を抑制する。例文帳に追加

To reduce the capacity of a buffer memory that each processing circuit is equipped with and to suppress rise in operating clock frequency when the processing circuits request the right to use a bus asynchronously. - 特許庁

データ伝送回路は、入力されるデータを第１のクロックパルスに応じて保持し、前段の出力データを、第１のクロックパルスとは非同期の第２のクロックパルスに応じて保持し、後段のデータ保持回路に転送する。例文帳に追加

A data transfer circuit holds input data according to a first clock pulse, holds output data of a primary stage according to a second clock pulse asynchronous to the first clock pulse, and transfers the output data to secondary data holding circuits. - 特許庁

エントリ管理フラグ回路１２ａ〜１２ｄには非同期のＲＳ−ＦＦ回路を採用し、データエントリにおける有効データの有無を、エントリ書込み信号でセット、エントリ読出し信号でリセットすることで管理する。例文帳に追加

Asynchronous RS-FF circuits are adopted as entry management flag circuits 12a-12d, and the presence of effective data in data entry is managed by setting with an entry write signal and resetting with an entry read signal. - 特許庁

したがって、この期間では発振回路６０１の出力は第２の論理積回路６０５によって阻止され、フレーム非同期警報５１が発動されていても、リセット制御信号６１が自動等化器２に供給されることがない。例文帳に追加

Thus, a 2nd AND circuit 605 blocks an output of an oscillation circuit 601, even when a frame asynchronous alarm 51 is at a high level, no reset control signal is supplied to an automatic equalizer 2. - 特許庁

本発明は、集積回路チップ内部または集積回路チップ間、例えば小型積層チップ内に存在する複雑な集積システムにおけるデータの非同期通信に関する。例文帳に追加

The invention relates to the asynchronous communication of data in complex integrated systems present inside integrated circuit chips or between integrated circuit chips, for example in a compact stack of chips. - 特許庁

バッファサイズを冗長化させることなく、非同期回路の動作を、基準となる回路の動作に同期させることが可能な同期制御装置を提供する。例文帳に追加

To provide a synchronizing controller capable of synchronizing an operation of a desynchronizing circuit with an operation of a circuit as a criterion without making buffer size redundant. - 特許庁

非同期バスで接続されたＣＰＵとマクロ回路を有する機器組込用マイクロコンピュータにおいて、マクロ回路の動作クロック周波数を低くしても処理性能が低下しないようにする。例文帳に追加

To prevent reduction in processing performance even if the operation clock frequency of a macro circuit is lowered and to input the latest data into the macro circuit even if a plurality of writing requests are generated in a short time in an apparatus built-in type microcomputer having a CPU and the macro circuit connected together via an asynchronous bus. - 特許庁

一般に、本装置は、テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにＩＥＥＥ１１４９．１ ＪＴＡＧ標準を拡張するものである。例文帳に追加

In general, the present apparatus is for extending the IEEE 1149.1 JTAG standard to provide an asynchronous protocol for bypassing a test circuitry and bi-directionally communicating with a functional circuitry. - 特許庁

同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路を同時に並列的にテスト可能な半導体集積回路のテスト装置を提供する。例文帳に追加

To provide an apparatus for testing semiconductor integrated circuits, capable of simultaneously testing a plurality of semiconductor integrated circuits in parallel, whose outputs in test results become a synchronized with each other, even if identical test patterns are simultaneously input in it. - 特許庁

両命令を非同期に並列処理することで、コンパイル技術が容易化され、スーパースカラ方式における回路構成に比べ回路が簡易化される。例文帳に追加

The both instructions are asynchronously processed in parallel so that a compiler technique can be simplified, and the circuit can be made simpler than a circuit constitution in a super scalar system. - 特許庁

論理合成手段２は論理合成によってネットリスト１１を生成し、抽出手段３は生成したネットリスト１１から遅延情報と非同期回路部１３を抽出し、遅延情報加工手段４は遅延情報１２を加工して非同期回路部１３の誤動作発生期間を引き延ばし、シミュレーション手段５は加工した遅延情報を用いて非同期回路の検証を行うことで、誤動作を発見しやすくなる。例文帳に追加

Erroneous operation can be easily detected, when a logic synthesis means 2 generates the netlist 11 by logic synthesis, an extraction means 3 extracts delay information and an asynchronous circuit part 13 from the generated netlist, a delay information processing means 4 processes the delay information to prolong an erroneous operation occurrence term of the asynchronous circuit part 13, and a simulation means 5 verifies the asynchronous circuit by using the processed delay information. - 特許庁

本発明のシートコンピュータは、ディスプレイ回路と、前記ディスプレイ回路に接続する周辺回路を同一基板上に実装したものであり、前記周辺回路はグローバルクロックを不要とする非同期システムとして構成されている。例文帳に追加

This sheet computer is configured by mounting a display circuit and a peripheral circuit connected to the display circuit on the same substrate, and the peripheral circuit is configured as an asynchronous system in which no global clock is necessary. - 特許庁

同期式回路を内蔵した半導体集積回路であって外部から非同期の信号が入力される半導体集積回路において、ラッチ回路におけるメタステーブル状態の発生を防止してシステムパフォーマンスの向上を図るとともにシステムの信頼性を向上させる。例文帳に追加

To prevent the occurrence of a metastable state in a latch circuit, to improve system performance and to improve the reliability of the system with respect to a semiconductor integrated circuit which includes a synchronization type circuit and to which an asynchronous signal is inputted externally. - 特許庁

バスブリッジ部3は，周波数差が第1の所定範囲内の場合に，第1の回路ユニット1と第2の回路ユニット2との間で同期通信を実行し，周波数差が第1の所定範囲外の場合に，第1の回路ユニット1と第2の回路ユニット2との間で非同期通信を実行する。例文帳に追加

When the frequency difference is within the first predetermined range, a bus bridge part 3 executes synchronous communication between a first circuit unit 1 and a second circuit unit 2, and when the frequency difference is out of the first predetermined range, the bus bridge part executes asynchronous communication between the first circuit unit 1 and the second circuit unit 2. - 特許庁

デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎは、基準クロックＦ０の周期を単位としてタイミング信号Ｔ１を遅延させる同期遅延回路２０ａと、基準クロックＦ０とは非同期に基準クロックＦ０の周期よりも短い時間だけタイミング信号Ｔ１を遅延させる非同期遅延回路２０ｂとを備える。例文帳に追加

The deskew parts 13a to 13n, 14a to 14n are provided with the synchronous delay circuit 20a for delaying the timing signal T1 using the interval of a reference clock F0 as a unit, and the asynchronous delay circuit 20b for delaying the timing signal T1 by the time shorter than the interval of the reference clock F0 asynchronously to the reference clock F0. - 特許庁

非同期回路の出力信号４にサイクルずれが生じても、そのサイクルずれの周期数と同じ値をサイクルずれ周期数設定信号１２の値ｍとすることで、出力端子５には同じタイミングで非同期回路の出力信号４が出力されるため、同じ期待値パターンを用いて正しい検査が可能になる。例文帳に追加

Even if a cycle lag arises in the output signal 4 of the asynchronous circuit, the output signal 4 of the asynchronous circuit is outputted to the output terminal 5 at the same time by using the same value as the period number of the cycle lag as the value m of the setting signal 12, making it possible to perform correct inspection by using the same expectation value pattern. - 特許庁

本発明に係る非同期回路の検証方法は、非同期の論理回路の動作を検証する場合に、論理回路のクロック信号がアクティブな状態のときに、論理回路の入力データがその論理回路に保持された値と異なるか否かによって、出力データのメタステーブル状態を定義し、このメタステーブル状態に伴う所定の値を発生して論理回路から一定期間だけ出力させるものである。例文帳に追加

The method of verifying asynchronous circuit defines the metastable state of output data according to whether or not the input data of a logic circuit is different from a value held by the logic circuit when the clock signal of the logic circuit is active, generates a prescribed value accompanying the metastable state and outputs the prescribed value from the logic circuit only for a fixed period in the case of verifying the operation of an asynchronous logic circuit. - 特許庁

ＨＷエミュレータ部１０６が、当該回路データに基づいてＦＰＧＡ上に構築された非同期回路を疑似メタステーブル発生回路３００からメタステーブル時の信号を発生させつつ複数のクロック信号により動作させる。例文帳に追加

An HW (Hardware) emulator part 106 operates the asynchronous circuit constructed on an FPGA (Field Programmable Gate Array) by a plurality of clock signals based on the circuit data while generating a signal in time of the metastable from the pseudo metastable generation circuit 300. - 特許庁

ＰＬＬ回路の同期・非同期状態を基にした入力断検出について、同期ノイズの影響による誤同期を回避した回路構成を実現して正確な入力断検出を可能にした光受信機の入力断検出回路を提供する。例文帳に追加

To provide the input disconnection detection circuit of an optical receiver which is capable of detecting input disconnection accurately by realizing a circuit that avoids wrong synchronization caused by the effect of synchronous noises in an input disconnection detection based on the synchronous/ asynchronous state of a PLL circuit. - 特許庁

こうして信号を切り替えながら、擬似メタステーブル信号が入力されたときの順序回路２２の状態と、同期化信号が入力されたときの順序回路２２の状態と、が検証され、非同期パスにおける同期化回路の要否が判定される。例文帳に追加

While the signals are switched thus, the state of the sequential circuit 22 when the pseudo-metastable signal has been input and a state of the sequential circuit 22, when the synchronization signal has been input, are verified, thereby whether the synchronization circuit on the asynchronous path is necessary is determined. - 特許庁

互いに非同期のクロック信号が供給される同期回路間で発生しうる誤動作を招くことなく、正確な動作を安定して実行できる半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory capable of stably performing exact operation without causing a malfunction which occurs between synchronous circuits where mutually asynchronous clock signals are supplied. - 特許庁

半導体集積回路において、配線層のみのレイアウト修正を行う際に、非同期のフリップフロップ間での置き換えを可能とし、修正の自由度を高める。例文帳に追加

To increase the degree of freedom of correction by replacing wiring between asynchronous flip flops at the time of executing the layout correction of only a wiring layer in a semiconductor integrated circuit. - 特許庁

クロック駆動回路は基準クロック信号が遅延クロック信号のうち一つと同期しない時に、遅延された非同期クロック信号を内部クロック信号として出力する。例文帳に追加

When the reference clock signal is not synchronized with one of delayed clock signals, a clock driving circuit outputs the delayed asynchronous clock signal as the internal clock signal. - 特許庁

この際、非同期タイミング生成回路３１はアクティブとなり、ターゲットボードから送られたアドレス信号や制御信号に基づいた信号を出力する。例文帳に追加

Here, the asynchronous timing generating circuit 31 becomes active and outputs a signal, on the basis of the address signal and the control signal transmitted from the target board. - 特許庁

検証テストベンチにおいて、非同期の高速シリアルインターフェース回路が存在する場合でも、高速シリアルバスモデルを容易に作成できるようにするとともに、精度を低下させることなく検証を行う。例文帳に追加

To easily prepare a high speed serial bus model, and to perform verification without deteriorating precision even when an asynchronous high speed serial interface circuit exists in a verification test bench. - 特許庁

非同期動作を強制補正することにより、擬似的な同期動作を行わせ、周辺回路との位相整合を取ることによって映像フレームシーケンスの保持が実現できる。例文帳に追加

A video frame sequence can be held by performing artificial synchronous operation and performing phase matching with a peripheral circuit by forcibly correcting asynchronous operation. - 特許庁

メタステーブルの影響を防ぎながら非同期回路間で信号を転送し、クロック周波数の選択の自由度を高め、かつ転送遅延を抑制することが可能な半導体装置を提供する。例文帳に追加

To provide a semiconductor device capable of improving a degree of freedom in selection of clock frequency and suppressing transfer delay by transferring a signal between asynchronous circuits while preventing the meta-stable influence. - 特許庁

これにより、論理合成前のＲＴＬ３１の論理シミュレーション段階で各種遅延状態を作り出し、非同期回路の動作検証を精度良く効率的に行うことができる。例文帳に追加

Thus, various delay states are prepared in the logic simulation stage of the RTL31 prior to logic synthesis, and to accurately and efficiently perform the operation verification of the asynchronous circuit. - 特許庁

ＷＳＴ検出回路１６は、タイミングオシレータ３１及びサンプリングレートコンバータ３２を設け、ＷＳＴデータクロックと非同期のシステムクロックＣｓによってＷＳＴデータを抽出している。例文帳に追加

A WST detecting circuit 16 is provided with a timing oscillator 31 and a sampling rate converter 32, and extracts the WST data using a WST data clock and an asynchronous system clock. - 特許庁

次段のフリップフロップ回路（１２）は、ラッチ型センスアンプのセンス動作と非同期でセンス出力信号をラッチしてラッチ出力信号（Ｑｘ，Ｑｘ＿Ｂ）を生成する。例文帳に追加

A flip-flop circuit (12) of the next stage latches the sense output signals asynchronously with the sensing operation of the latch type sense amplifier and generates latch output signals (Qx, Qx_-B). - 特許庁

この変換装置は、変換動作を実行する時間がデータ処理装置の出力にあるデータの次の変化に対する最短時間間隔よりも短いように非同期ロジック回路で実現される。例文帳に追加

This converter is realized by an asynchronous logic circuit so that a time for performing conversion operation may be shorter than the shortest time interval to the next change of data in the output of the data processor. - 特許庁

スタティックカラムモードなどの高速動作モードを有した非同期仕様の擬似ＳＲＡＭを搭載した半導体集積回路装置を提供することを目的としている。例文帳に追加

To provide a semiconductor integrated circuit device which mounts an asynchronous pseudo-SRAM having a high-speed operation mode, such as static column mode. - 特許庁

シングルポートＲＡＭ（ＳＰＲＡＭ）１２０に対する非同期の読み出し書き込みアクセスにおけるメモリアクセスの衝突を防止する方法及び回路を提供する。例文帳に追加

To provide a method and a circuit for avoiding memory access collisions during asynchronous read-write access to a single-port RAM (SPRAM) 120. - 特許庁

制御回路３１は、ＤＶＤから読み出されたデータを同期信号に基づいてＤＲＡＭ１８に格納すると共に、このバッファリング処理と非同期でＰＩ及びＰＯの誤り訂正処理を行わせる。例文帳に追加

A control circuit 31 stores data which is read from DVD in DRAM 18 based on a synchronizing signal and performs the PI and PO error correction processing in asynchronizing with a buffering processing. - 特許庁

半導体装置外部記憶装置に対して、高速なクロックで連続した情報読み出しを行った場合、回路の非同期化や特殊なクロックを用いることなく、正確に取り込むべきデータを判別する。例文帳に追加

To identify data to be fetched accurately without using the asynchronization of a circuit and any special clocks, when reading continuous information from a semiconductor device external storage at a high-speed clock. - 特許庁

マルチプレクサ１１１は、アドレスに含まれる列アドレスＡ０，Ａ１が変化した場合、データラッチ回路１１０に保持されたデータを列アドレスＡ０，Ａ１に基づき非同期で外部に順次送出する。例文帳に追加

A multiplexer 111 sends out successively data held in the data latch circuit 110 to the outside asynchronously based on column addresses A0, A1 when the column addresses A0, A1 included in the addresses are varied. - 特許庁