「Ｎ型」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The light emitting diode includes an n-type semiconductor layer formed on the front surface of a rectangular sapphire substrate in such a manner that the n-type semiconductor layer has a plurality of rectangular first regions and a second region formed and crossed between the first regions to divide the first regions.例文帳に追加

上記発光ダイオードにおいて、長方形サファイア基板の表面にn型半導体層が形成され、上記n型半導体層は複数の長方形の第1領域と該第1領域を分割すべく上記第1領域間に交差形成された第2領域とを有する。 - 特許庁

In a lamp diagnosis device provided with a N-P-N type transistor 15 supplying minute current to a stop lamp 1 and a computer 10 diagnosing the stop lamp 1 based on voltage applied to the stop lamp 1, the N-P-N transistor 15 intermittently supplies the minute current.例文帳に追加

本発明は、ストップランプ１に微電流を入力するn-p-n型トランジスタ１５と、ストップランプ１に加えられている電圧に基づいてストップランプ１を診断するコンピュータ１０と、を備えたランプ診断装置において、n-p-n型トランジスタ１５を、前記微電流を断続的に入力するようにした。 - 特許庁

The semiconductor thin film is provided with an LDD region 4 positioned on both sides of the gate electrode, where n-type impurities are present in low density, and a source/drain region 3 positioned on the outer side of the LDD region where the n-type impurities are present at high concentration.例文帳に追加

半導体薄膜は、ゲート電極の両側に位置しn型不純物が低濃度に存在するＬＤＤ領域４、及びＬＤＤ領域の外側に位置しn型不純物が高濃度に存在するソース／ドレイン領域３を有する。 - 特許庁

The charge storage part 5 is set in a PIN-ing state during its operating state, for example, by covering the surface of an N-type region with a storage control electrode applied with a prescribed bias voltage or by forming a P-type region in the surface part of the N-type region.例文帳に追加

電荷蓄積部５は、例えばN型領域の表面を所定のバイアス電圧が印加された蓄積制御電極で覆うことにより、あるいはN型領域の表面部分にP型領域を形成することにより、動作状態時においてピンニング状態とされる。 - 特許庁

A semiconductor device has a p-type semiconductor region 24 of gallium nitride containing Mg (p-type impurity), an n-type semiconductor region 20 of gallium nitride on the under side of the region 24, and an impurity diffusion suppression region 22 provided between the p-type semiconductor region 24 and the n-type semiconductor region 20.例文帳に追加

Mg（p型不純物）を含む窒化ガリウムのp型半導体領域２４と、窒化ガリウムのn型半導体下領域２０と、p型半導体領域２４とn型半導体下領域２０との間に設けられている不純物拡散抑制領域２２を備えている。 - 特許庁

The solar cell is configured by laminating a p-type semiconductor layer and an n-type semiconductor layer on the surface of a glass substrate; a plurality of concave and convex parts are formed on the surface of the glass substrate to increase a surface area; and the p-type semiconductor layer and the n-type semiconductor layer are laminated on the surface of the glass substrate.例文帳に追加

ガラス基板の表面にP型半導体層およびN型半導体層を積層して構成した太陽電池であって、ガラス基板の表面には複数の凹凸が形成され表面積が増大されており、このガラス基板の表面にP型半導体層およびN型半導体層が積層されている。 - 特許庁

The self oscillation type or a high power semiconductor laser including an n-type clad layer (308, 302), an active layer (309, 303), and a p-type clad layer (310, 304) on an n-type GaN substrate (301), comprises AlGaInN based compound, wherein the carrier concentration of the GaN substrate is not higher than 2×10^18 cm^-3.例文帳に追加

n型のGaN基板（３０１）上にn型クラッド層（３０８、３０２）と活性層（３０９、３０３）とp型クラッド層（３１０、３０４）を含む自励発振型又は高出力半導体レーザであって、GaN基板のキャリア濃度が2×10^18cm^-3以下であり、AlGaInN系化合物から成る。 - 特許庁

As viewed in a cross section of a trench gate electrode 12 extending along a surface 2a of a semiconductor substrate 2 in the semiconductor device 1, a trench gate electrode 12, an n^+-type source region 20, a p-type body contact region 30, a buried insulator layer 50 and an n^+-type drain region 60 are arranged in this order.例文帳に追加

半導体装置１を半導体基板２の表面２ａに沿って伸びているトレンチゲート電極１２を横断する断面で観測すると、トレンチゲート電極１２とn^+型ソース領域２０とp型ボディコンタクト領域３０と埋込絶縁体５０とn^+型ドレイン領域６０がその順序で配置されている。 - 特許庁

A Schottky electrode 53 is formed in an exposure range on a top surface side including side surfaces 6 of the grooves 2 to form a Schottky junction J2 with the n-type semiconductor region 30.例文帳に追加

ショットキー電極５３は、溝２の側面６を含む表面側の露出範囲に形成されてn型半導体領域３０にショットキー接合Ｊ２している。 - 特許庁

In the inversely conducting semiconductor device B1, an (n+) type trench gate electrode adjacent region 20 formed in an IGBT element region J1 is not formed in the diode element region J2.例文帳に追加

逆導通型の半導体装置Ｂ１では、ＩＧＢＴ素子領域Ｊ１に形成されているn^+型のトレンチゲート電極隣接領域２０が、ダイオード素子領域Ｊ２に形成されていない。 - 特許庁

The semiconductor device 10 has a center region 10A having an n-type MOSFET incorporated therein, and a termination region 10B formed around the center region 10A, in a semiconductor substrate 21.例文帳に追加

半導体装置１０は、n型MOSFETが作り込まれている中心領域１０Ａとその中心領域１０Ａの周囲に形成されている終端領域１０Ｂを半導体基板２１内に有している。 - 特許庁

To provide a technology for reducing a forward voltage drop across a diode having both p-type semiconductor regions and an n-type semiconductor region at a surface layer portion of a semiconductor layer.例文帳に追加

半導体層の表層部にp型半導体領域とn型半導体領域の両者を有するダイオードにおいて、ダイオードの順方向電圧降下を低減化する技術を提供する。 - 特許庁

To provide a semiconductor device having an electrode coming into excellent ohmic contact with both a p-type region and an n-type region exposed on a surface of an Si semiconductor layer.例文帳に追加

Ｓｉ半導体層の表面に露出しているp型領域とn型領域の両者と良好なオーミック接触をする電極を備えている半導体装置を提供する。 - 特許庁

The semiconductor device 10 has a center region 10A having an incorporated n-type MOSFET, and a terminal region 10B formed around the center region 10A.例文帳に追加

半導体装置１０は、n型MOSFETが作り込まれている中心領域１０Ａとその中心領域１０Ａの周囲に形成されている終端領域１０Ｂを備えている。 - 特許庁

Also, the heating and cooling means 3 are electrothermal converting elements obtained by making P-type Peltier elements and N-type Peltier elements as pairs and are arranged at the positions opposing to the reaction cells 2 in the lattice shape.例文帳に追加

また、加熱・冷却手段３は、P型ペルチェ素子およびN型ペルチェ素子を1対とする電—熱変換素子とし、これを反応セル２に対向する位置に格子状に配置したものである。 - 特許庁

When the thus formed P-type doped polysilicon film 18, the N-type doped polysilicon film 1' are used for the dual gates, characteristics of the device are improved.例文帳に追加

このように形成したP型ドープトポリシリコン膜１８とN型ドープトポリシリコン膜１８’とデュアルゲートに用いると、デバイスの特性が向上する。 - 特許庁

A Ti/Al source drain electrode is formed on the n-type GaN and a recess, wherein a part of the n-type Al_0.25Ga_0.75N is exposed, is formed between the source electrode and the drain electrode.例文帳に追加

n型GaN上にTi/Alソース・ドレイン電極が形成され、ソース電極とドレイン電極の間にｎ型Ａｌ_0.25Ｇａ_0.75Ｎの一部が露出した凹部が形成されている。 - 特許庁

After a P+-type or N+-type wafer which are subjected to high density doping is prepared, the surface is subjected to anodic reaction, thereby simply obtaining a thick porous silicon layer.例文帳に追加

高濃度ドーピングされたp^+型またはn^+型ウェーハを用意した後、その表面を陽極反応させることにより簡単に厚い多孔質シリコン層が得られる。 - 特許庁

To provide the manufacturing method of a semiconductor device that prevents the depletion of a gate electrode at a time when CMOS transistor is operated and never causes differences in gate electrode dimensions of N-type and P-type transistors.例文帳に追加

ＣＭＯＳトランジスタの動作時にゲート電極の空乏化を防ぎ、かつ、N型及びP型トランジスタでゲート電極寸法に差異が生じない半導体装置の製造方法を提供する。 - 特許庁

A plurality of p-type semiconductor layers are formed on the second region of the n-type semiconductor layer to form a mesa structure that the corners of at least a pair of diagonal directions are rounded at the inside, and curved inward to form a first basin.例文帳に追加

上記n型半導体層の第2領域上には複数のp型半導体層が形成されメサ構造を夫々成し、該メサ構造は少なくとも一対の対角方向の隅が内側に丸みがかって湾入し第1盆地を形成する。 - 特許庁

To provide technique for reducing forward resistance by making good use of a pn junction diode, with respect to a diode having a p-type semiconductor region formed on part of a surface of an n-type semiconductor region.例文帳に追加

n型半導体領域の表面の一部にp型半導体領域が設けられたダイオードにおいて、内在するpn接合ダイオードを活用して順方向抵抗を低減化する技術を提供する。 - 特許庁

To print out data collected by a device including a combination of a chromatograph and a MS^n mass spectrometer in a manner easy to view and easy to manage.例文帳に追加

クロマトグラフとＭＳ^n型質量分析計とを組み合わせた装置で収集されるデータを見易く且つ管理が容易であるように印刷出力する。 - 特許庁

Each light receiving element is provided with a semi-insulating semiconductor substrate 10, an n-type semiconductor layer 11, an i-type semiconductor layer 12 and a p-type semiconductor layer which are successively laminated on the surface of the substrate 10.例文帳に追加

各受光素子は、半絶縁性の半導体基板10と、この基板上に順次積層されたn型半導体層11、i型半導体層12およびp型半導体層を具えている。 - 特許庁

A p-type semiconductor clad layer 12, an active layer 11, and an n-type semiconductor clad layer 13 are stacked, and then holes 16 penetrating through these three layers are periodically formed to fabricate a two-dimensional photonic crystal.例文帳に追加

p型半導体クラッド層１２、活性層１１及びn型半導体クラッド層１３に、これら３つの層を通る空孔１６を周期的に設けることにより２次元フォトニック結晶を形成する。 - 特許庁

The n-type FinFET includes a first germanium fin over a substrate; a first gate dielectric on a top surface and sidewalls of the first germanium fin; and a first gate electrode on the first gate dielectric.例文帳に追加

n型FinFETは、基板上の第一ゲルマニウムフィン、第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体、及び、第一ゲート誘電体上の第一ゲート電極からなる。 - 特許庁

In a reverse conduction type semiconductor device B1, an n^+ type trench gate electrode adjacent region 20 formed in an IGBT element region J1 is not formed in a diode element region J2.例文帳に追加

逆導通型の半導体装置Ｂ１では、ＩＧＢＴ素子領域Ｊ１に形成されているn^+型のトレンチゲート電極隣接領域２０が、ダイオード素子領域Ｊ２に形成されていない。 - 特許庁

The photonic crystal is constituted of an active part 180 disposed within the resonator, a P clad 150 made of a P-type semiconductor and an N clad 160 made of an N-type semiconductor.例文帳に追加

フォトニック結晶は、共振器の内部に配置された活性部１８０、Ｐ型半導体からなるＰクラッド１５０およびN型半導体からなるNクラッド１６０により構成されている。 - 特許庁

The p-i-n diode has a diffusion prevention region on at least the end part of the intrinsic semiconductor layer side of the p-type semiconductor layer and the end part of the intrinsic semiconductor layer side of the n-type semiconductor layer.例文帳に追加

p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。 - 特許庁

To provide a technique for reducing forward resistance by utilizing an included pn junction diode, with respect to a diode having a p-type semiconductor region formed on a portion of a surface of an n-type semiconductor region.例文帳に追加

n型半導体領域の表面の一部にp型半導体領域が設けられたダイオードにおいて、内在するpn接合ダイオードを活用して順方向抵抗を低減化する技術を提供する。 - 特許庁

To provide a duty correction circuit that corrects a duty ratio to a desired numeric value even if the characteristics of an N-type transistor and a P-type transistor deviate from the design stage due to variations in process and change in process.例文帳に追加

プロセスバラツキや、プロセス変更によりN型トランジスタ及びP型トランジスタ双方の特性が設計段階に対してずれても、デューティ比を所望の数値に補正するデューティ補正回路を提供する。 - 特許庁

To obtain a larger area to take out light without including an n-type Si substrate and a buffer layer, concerning a GaN-base LED to be formed by using a GaN-LED on Si substrate.例文帳に追加

GaN-LED on Si基板を利用して形成されるGaN系LEDにおいて、n型Si基板及びバッファ層を含まず、かつ光を取り出すための領域の面積を広く取ることが可能である。 - 特許庁

When the UMOSFET Trp not conducting, the portion under the bottom faces of the trenches can be depleted completely, by extending depletion layers from the lateral joint surfaces 62 of the base region 6 of a first main electrode region (n-type drift region 102) side.例文帳に追加

UMOSFETＴｒｐの非導通時、このベース領域６の横方向接合面６２から第１主電極領域（n型ドリフト領域１０２）側に空之層２０Ｃを伸ばしてトレンチ２底面下を完全に空之化することができる。 - 特許庁

To provide a transmission channel redundant switch system that can avoid momentary interruption at execution of switch-back processing in the 1:N type transmission channel switch system and attain long time operation of Extra Traffic in a standby transmission channel.例文帳に追加

1:N型の伝送路切替方式において切戻し処理実行時の瞬断を回避すると共に、予備伝送路でのExtra Trafficの長時間運用を可能とすること。 - 特許庁

To provide a method of manufacturing a field effect transistor which can solve both problems of the penetration of p-type impurities within a p-type gate and the depletion within the n-type gate at the same time.例文帳に追加

p型ゲート中のp型不純物のシリコン基板への突き抜けと、n型ゲート中の空乏化との両方の問題を同時に解決することのできる電界効果型トランジスタの製造方法を提供することを目的とする。 - 特許庁

The thicknesses d1 and d2 and intrasurface strain amounts ε1 and ε2 of the n-and p-type AlGaN clad layers 2 and 7 are adjusted to meet a relation, -0.0024 μm≤ε1.d1+ε2.d2≤0.0024 μm.例文帳に追加

n型AlGaNクラッド層２の層厚をｄ_1μｍ、層面内歪量をε_1とし、p型AlGaNクラッド層７の層厚をｄ_2μｍ、層面内歪量をε_2としたときに、 −0.0024μｍ≦ε_1・ｄ_1＋ε_2・ｄ_2≦0.0024μｍ を満たすようにする。 - 特許庁

To provide a method of manufacturing a TFT substrate that individually controls the impurity concentration of channel of an N-type or a P-type TFT without increasing the number of masks, and can form channel length stably.例文帳に追加

マスク数を増加することなく、N型及びP型TFTのチャネルの不純物濃度を個別に制御でき、またチャネル長を安定して形成できるTFT基板の製造方法を提供する。 - 特許庁

The temperature-measuring means 4 are electrothermal converting elements obtained by making P-type Seebeck elements and N-type Seebeck elements as pairs and arranged on a second inorganic base plate at the positions opposing to the reaction cells 2 in the lattice shape.例文帳に追加

また、温度測定手段４は、第二の無機質基板上にP型ゼーベック素子およびN型ゼーベック素子を1対とする熱—電変換素子として、これを反応セル２と対向する位置に格子状に配置したものである。 - 特許庁

Since layers (first insulation layer 132 and second insulation layer 152) consisting of an insulation material, i.e.例文帳に追加

本発明に係る薄膜太陽電池１０では、n型a-Si領域１３１とp型a-Si領域１５１とが、μc-Si層１４を挟んで互いに重なり合わないように、各層に平行な平面において所定の距離をおいて配置される構造を有している。 - 特許庁

Alternatively, the first nitride semiconductor of the channel layer may be made Al_xGa_1-xN (0.16≤x<1) and a high concentration n type impurity region 6 with impurity concentration of 1×10^18cm^-3 or more may be made just under each source/drain electrode 7.例文帳に追加

或いは、チャネル層の第１窒化物半導体をAl_xGa_1-xN(0.16≦x<1)とし、且つ、各ソース/ドレイン電極７の直下に不純物濃度が1×10^18cm^-3以上の高濃度n型不純物領域６を形成することとしても良い。 - 特許庁

An ONO gate insulating film G of three-layered structure composed of Si oxide film 6/Si nitride film 5/Si oxide film 4 is formed on the surface of an N-type CCD channel region 3, and a poly-Si transfer electrode 7 is provided on the ONO gate insulating film G.例文帳に追加

n型CCDチャネル領域3表面に、Si酸化膜6/Si窒化膜5/Si酸化膜4の3層構造のONOゲート絶縁膜Gが形成され、ONOゲート絶縁膜G上に、ポリSi転送電極7を設けている。 - 特許庁

A transparent insulating film 124 is laminated on a semiconductor substrate 125, and a transparent electrode film 206, a p-type conductive film 208, an n-type conductive film 210, and a transparent electrode film 212 which constitute a solar cell 204 are laminated thereon in this sequence from below.例文帳に追加

半導体基板125の上部には、透明絶縁膜124が積層され、その上に、太陽電池204を構成する透明電極膜206、p型導電膜208、n型導電膜210、透明電極膜212がこの順に、下から上に積層されている。 - 特許庁

The well 2 is connected to a power source terminal Vcc, at a position not shown in the Fig. by an n-type diffusion layer 7 formed on the surface, with a p-type well 3 which is shallower than the well 2 formed on the surface.例文帳に追加

ウエル2は表面に形成されたn型の拡散層7により、図示しない位置において電源端子Vccへ接続され、表面には、ウエル2よりも深さが浅いp型のウエル3が形成されている。 - 特許庁

When an input terminal 100 is open, a P type MOS transistor 101 is turned on, an N type MOS transistor 104 is turned off, and an input of the complementary transistor circuit 105 is pulled up.例文帳に追加

入力端子100がオープン状態であるときP型MOSトランジスタ101はON、N型MOSトランジスタ104はOFFになり、相補型トランジスタ回路105の入力をプルアップする。 - 特許庁

The first body region 36, the second body region 37, and a first source region 38 are formed around an outer circumference of the trench 31, and an N-type protection semiconductor region 40 is also formed around an outer circumference of the trench 31.例文帳に追加

トレンチ３１の外周にも第１のボデイ領域３６と第２のボデイ領域３７と第１のソース領域３８とが設けられ、且つN型の保護半導体領域４０が設けられている。 - 特許庁

When the input terminal 100 is closed, the P type MOS transistor is turned off, the N type MOS transistor is turned on, and an input of the complementary transistor circuit 105 is pulled down to ground potential GND.例文帳に追加

入力端子100がクローズ状態となったときに、P型MOSトランジスタ101はOFF、N型MOSトランジスタ104はONになり、相補型トランジスタ回路入力をグランド電位GNDへプルダウンする。 - 特許庁