「Clock In」に関連した英語例文の一覧と使い方(83ページ目) - Weblio英語例文検索

Update of buffer size is prohibited during an interval when the filter signal fck synchronized with the clock signal CK is L and the buffer size is updated after the filter signal fck becomes H thus updating the buffer size in synchronism with the clock signal CK.例文帳に追加

このクロック信号ＣＫに同期したフィルター信号ｆｃｋがＬの期間はバッファサイズの更新を禁止し、フィルター信号ｆｃｋがＨになってからバッファサイズを更新することで、バッファサイズの更新もクロック信号ＣＫに同期して行わせる。 - 特許庁

To simplify timing design when a high speed operation is required, and to reduce power consumption associated with a high speed clock cycle, and to reduce the occupancy area of wiring for supplying a clock signal in a system constituted of a flip flop circuit.例文帳に追加

フリップフロップ回路で構成されたシステムにより高速動作が要求された場合のタイミング設計を容易にすると共に、高速クロックサイクルに伴う消費電力を低減し、さらにクロック信号供給用配線の占有面積の削減を図る。 - 特許庁

In the shift register comprising a plurality of stages and outputting successively a plurality of output signals, a driving part outputs an output signal of the present stage responding to a second clock signal having a different phase from the first clock signal.例文帳に追加

複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、駆動部は、第１クロック信号又は前記第１クロック信号と位相が異なる第２クロック信号に応答して現在ステージの出力信号を出力する。 - 特許庁

To provide a clock generating circuit of an SSCG system and a semiconductor integrated circuit incorporating the clock generating circuit in which an excellent spectrum spreading effect is included, noise generation is reduced and malfunctions of peripheral circuits or electronic components can be decreased.例文帳に追加

良好なスペクトラム拡散効果を有しノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるＳＳＣＧ方式のクロック生成回路およびそれを内蔵した半導体集積回路を提供する。 - 特許庁

The data receiving side 12 fetches the data transmitted from the data transmitting side 11 at the timing of the data receiving side 12 in such a manner that the receiving side 12 transmits a frame signal S1 synchronized with an internal clock and a clock signal S2 to the transmitting side 11.例文帳に追加

データ受信側１２から内部クロックに同期したフレーム信号Ｓ_1 とクロック信号Ｓ_2 をデータ送信側１１に送ることにより、データ受信側１２のタイミングで、データ送信側１１から送られて来るデータをデータ受信側１２に取り込む。 - 特許庁

The address decoding circuit 28 operates exclusive OR of binarized wobble signal and a reference clock signal generated by a PLL circuit from the wobble signal, and calculates a ratio in which the exclusive OR becomes 1 for each half period of the reference clock signal.例文帳に追加

アドレスデコード回路２８は、２値化されたウォブル信号と、ウォブル信号からＰＬＬ回路で生成された基準クロック信号との排他的論理和を演算し、基準クロック信号の半周期毎に排他的論理和が１となる比率を算出する。 - 特許庁

A unit control circuit Ub2 is provided with transistors 231 to 233 which control a latch circuit 240 and its storage contents and supplies an X clock signal XCX and an inverted X clock signal XCKB to a unit shift circuit Ua2 in a permission mode.例文帳に追加

単位制御回路Ｕｂ２は、ラッチ回路２４０とその記憶内容を制御するトランジスタシフト２３１〜２３３を備え、許可モードにおいてＸクロック信号ＸＣＫ及び反転Ｘクロック信号ＸＣＫＢを単位シフト回路Ｕａ２に供給する。 - 特許庁

The device is composed to create a polarity modulation signal MLRCK including bi-phase modulated additional information bit by a transfer clock BCLK, and transmit the polarity modulated signal MLRCK in timing of the transfer clock using a polarity signal line.例文帳に追加

転送クロックＢＣＬＫによりバイフェーズ変調した付加情報ビットを含む極性変調信号ＭＬＲＣＫを生成し、この極性変調信号ＭＬＲＣＫを、極性信号線を用いて転送クロックのタイミングで伝送する構成とした。 - 特許庁

To correctly synchronize data based on a time stamp when data are exchanged concerning data of a same file name even in the case clock data of incorporated clock means are not mutually synchronized with respect to two information processors for data communication.例文帳に追加

データ通信を行う２つの情報処理装置において、内蔵する計時手段の時計データが互いにずれている場合でも、同一ファイル名のデータについてデータ交換をする場合に、そのタイムスタンプに基づくデータのシンクロが正しく行えるようにする。 - 特許庁

In the BPSK demodulating circuit 56 which demodulates a BPSK-modulated binarized response signal (g) into NRZ data (e), a clock generation part 56a generates an internal clock CK1 of frequency much higher than the frequency of the binarized response signal (g).例文帳に追加

ＢＰＳＫ変調された２値化応答信号ｇをＮＲＺデータｅに復調するＢＰＳＫ復調回路５６において、クロック発生部５６ａは２値化応答信号ｇの周波数よりも十分に高い周波数の内部クロックＣＫ１を発生する。 - 特許庁

This precharge technique is started with a clock signal for active memory sub-array in the integrated circuit device, having the DRAM apparatus and another mixed DRAM apparatus incorporated therein, and the technique is for making the starting edge of each clock start the precharge of the active memory sub-array.例文帳に追加

ＤＲＡＭ装置および他の混載ＤＲＡＭを組込んだ集積回路装置における、アクティブなメモリサブアレイのためのクロック信号に起動されるプリチャージ技術であって、各クロックの立上がりエッジが、アクティブであったメモリサブアレイにプリチャージを開始する技術。 - 特許庁

To provide an asynchronous readout circuit and its method that can reduce the read access time loss during the readout, when reading the state of a circuit operating, in synchronism with a clock by using a read signal which is not synchronized with the clock.例文帳に追加

クロックに同期して動作する回路の状態をクロックに同期しないリード信号を用いて読み出すときにおいて、この読み出し時に生じるリードアクセスタイムロスを低減することができる非同期読み出し回路及び非同期読み出し方法を提供する。 - 特許庁

The phase adjustment circuit uses separate memories 7, 11 to carry out clock synchronization with respect to a reference clock signal and phase adjustment to a reference synchronizing signal so that a low cost SDRAM or FPGA built-in memory can be employed for the line memory 11.例文帳に追加

基準クロック信号に対するクロック同期と、基準同期信号に対する位相調整とを、別々のメモリ７，１１により行う様にして、ラインメモリ１１を、安価なＳＤＲＡＭやＦＰＧＡ内蔵のメモリを使用することができる。 - 特許庁

In a mode C, the first clock is kept at the VDD, the second clock CKb is changed from the GND to a high level (VDD), the third switching element SW3 is turned on, and the first and second switching elements SW1 and SW2 are turned off.例文帳に追加

モードＣにおいて、第１のクロックＣＫａをＶＤＤに維持し、第２のクロックＣＫｂをＧＮＤから高レベル（ＶＤＤ）に変化させると共に、第３のスイッチング素子ＳＷ３をオンし、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２をオフする。 - 特許庁

On the contrary, when the clock signal CLKA of a high frequency is switched to a clock signal CLKB of a low frequency, a consumption current is reduced by lowering the driving performance of the driver circuit 50 in accordance with the comparison results of the comparator 40.例文帳に追加

逆に、高い周波数のクロック信号CLKAから低い周波数のクロック信号CLKBに切り換えられた場合には、周波数比較器４０の比較結果に応じて、クロックドライバー回路５０のドライブ能力を下げることにより、消費電流を低減する。 - 特許庁

A multiplier 3 re-inverts bits (at every other bit) inverted at the time of Manchester encoding in transmission signals by a clock signal reproduced by a clock reproduction circuit 2, and a signal whose polarity is identical with the original data signal of a transmission side is obtained.例文帳に追加

クロック再生回路２によって再生されたクロック信号によって、掛け算器３が、伝送信号のうち、マンチェスタ化する時に反転されているビット（１つおき）を再反転して、送信側の元のデータ信号と同じ極性の信号を得る。 - 特許庁

A phase control circuit 101 uses a reference clock from a host device and a frequency division output resulting from frequency-dividing a generated system block to control the frequency of a voltage controlled oscillator outputting the system clock, in order to conduct frame synchronization with the host device.例文帳に追加

位相制御回路１０１は、上位装置とフレーム同期を行うめに、上位装置からの基準クロックと、生成するシステムクロックを分周した分周出力とを用いて、システムクロックを出力する電圧制御発振器の周波数を制御する。 - 特許庁

A clock enable signal 23 is transmitted from a power saving mode control part 14 to each power saving object functional block 11 by shifting in every predetermined time by synchronizing it with a system clock 20 to be transmitted from a controller 100 to an ASIC 10.例文帳に追加

制御装置１００からＡＳＩＣ１０に送出されるシステムクロック２０と同期させることで、節電モード制御部１４から所定の時間づつシフトさせて節電対象機能ブロック１１各々へクロックイネーブル信号２３を伝送する。 - 特許庁

One of six parallel-serial conversion circuits 51 synchronizes a parallel composite signal CMP-P with 8-bit width inputted in 13.5 MHz frequency with a bit clock B-CLK outputted by a data clock output circuit 52 and converts it into a serial composite CMP-S.例文帳に追加

６個の並列直列変換回路５１の一つは、13.5MHzの周波数で入力される８ビット幅の並列のコンポジット信号CMP-Pを、データクロック出力回路５２が出力するビットクロックB-CLKに同期して、直列のコンポジット信号CMP-Sへと変換する。 - 特許庁

A start bit determining section 12 determines a time of a start bit of a first character of a serial input signal SIN, and a communication rate selecting section 13 and a reception clock generating section 14 generate a reception clock signal RCK in accordance with the determination results.例文帳に追加

開始ビット測定部１２は直列入力信号ＳＩＮの第１文字の開始ビットの時間を測定し、通信速度選択部１３と受信クロック発生部１４は測定結果に従って受信クロック信号ＲＣＫを発生する。 - 特許庁

When seen from the rear side of the display panel of the digital clock body, displays of time and the like are displayed inversely in the transverse direction and when seen from the front side of the display panel of the digital clock body, displays of time and the like are displayed normally.例文帳に追加

デジタル時計本体の表示パネル裏面から見ると時刻などの表示は左右が反対向きに表示されており、デジタル時計本体の表示パネル正面から見た場合は時刻などの表示は通常の表示をするようにする。 - 特許庁

Here, when the frequency of the clock generator 85 is also varied as set by the CPU 30, operation at a more suitable clock frequency can be performed to suppress an increase in power consumption due to an unnecessary high-speed signal.例文帳に追加

なお、クロック発生部８５の周波数も、ＣＰＵ３０からの設定で可変とするように構成すれば、更に最適なクロック周波数での動作が可能になり、不必要な高速クロック信号による消費電力の増加を抑えることができる。 - 特許庁

To provide an apparatus for measuring setup/hold time, which produces data signals and an internal clock signal using an external clock signal in response to a test signal and measures the setup/hold time according to the states of buffered data without read/write operations.例文帳に追加

テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供する。 - 特許庁

To provide a device and a method for adjusting phase in which a phase deviation (a phase difference) between clocks (clock information) and MO signals (data information) is precisely detected even though clock jitter is large and phase adjustment of the clocks is conducted with high precision.例文帳に追加

クロックジッタが大きい場合にも、精度良くクロック（クロック情報）とＭＯ信号（データ情報）との位相ずれ（位相差）を検出でき、これによって、高精度にクロックの位相調整ができる位相調整装置および位相調整方法を提供する。 - 特許庁

To provide a data processing system, in which a single device such as a microprocessor makes a high-speed device and a low speed device synchronized with respective unique clock signals and can selectively access the high- speed and low-speed devices, and clock control when accesses are changed is easily performed.例文帳に追加

マイクロプロセッサのような１個のデバイスで高速デバイスと低速デバイスを夫々固有のクロック信号に同期させて選択的にアクセスすることができると共にアクセスの切り換え時のクロック制御が容易なデータ処理システムを提供する。 - 特許庁

That is, by successively selecting a delay signal which is finely changed in phase gradually without changing clock frequency itself within a predetermined time without finely adjusting clock frequency to set the number of pulses to the predetermined number, the number of pulses generated within the predetermined time is matched with the predetermined number.例文帳に追加

すなわち、クロック周波数を微調整して合わせるのではなく、クロック周波数自体は変えずに、位相を細かく徐々に変えた遅延信号を所定時間内に順次選択することで、所定時間内のパルス数を所定数に合わせる。 - 特許庁

In a mode B, the second clock CKb is kept at the GND, the first clock CKa is changed to a high level (VDD), the second switching element SW2 is turned on, and the first and third switching elements SW1 and SW3 are turned off.例文帳に追加

モードＢにおいて、第２のクロックＣＫｂをＧＮＤに維持し、第１のクロックＣＫａを高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフする。 - 特許庁

To provide a method and an apparatus for editing data in which discontinuity of clock information can be managed each time various edition of packeted data sequence including the clock information such as time reference information and time stamp information are edited.例文帳に追加

時間基準情報やタイムスタンプ情報といったクロック情報を含み、パケット化されたデータ列の多種多様な編集が行われてもその都度、クロック情報の不連続性を管理できるようにしたデータ編集方法及び装置を提供する。 - 特許庁

The CDR circuit 79 extracts a clock signal RCLK from the imaging signal SDT input through the signal line 49a to produce a data signal RSDT synchronizing to the extracted clock signal RCLK in phase.例文帳に追加

ＣＤＲ回路７９は、信号線４９ａを介して入力される撮像信号ＳＤＴからクロック信号ＲＣＬＫを抽出するとともに、抽出したクロック信号ＲＣＬＫに位相同期したデータ信号ＲＳＤＴを生成する。 - 特許庁

In this measuring method, the period from the time A when ultrasonic waves are transmitted to the time B when clock waves L rise immediately before a first zero-cross time D of received waves W is obtained by counting the clock waves L outputted simultaneously with the transmission of the ultrasonic waves.例文帳に追加

超音波が送信されてた時刻Ａから、受信波Ｗの第１ゼロクロス時Ｄ直前にクロック波Ｌが立ち上がる時刻Ｂまでの時間Ｔを、超音波の送信と同時に出力されたクロック波Ｌをカウントすることによって求める。 - 特許庁

A phase error of the clock is detected by detecting the phase rotation amount of each sub carrier in one symbol from the Fourier transform output of a received orthogonal frequency division multiplex signal, and phase- locked loop corrects the clock signal.例文帳に追加

受信した直交周波数分割多重信号のフーリエ変換出力から、１シンボル内の各副搬送波の位相回転量を検出することによってクロックの位相誤差を検出し、フェーズ・ロックド・ループによってクロック信号を補正する。 - 特許庁

In this receiver circuit for receiving data signals RDP and RDM and clock signals RCKP and RCKM, a frequency detection circuit 5 of a signal detecting part 300 detects the number of times of signal shifting based on the clock signals RCKP and RCKM.例文帳に追加

データ信号ＲＤＰ、ＲＤＭ及びクロック信号ＲＣＫＰ、ＲＣＫＭを受信するレシーバ回路において、クロック信号ＲＣＫＰ、ＲＣＫＭに基づく信号の遷移回数を信号検知部３００の周波数検知回路５で検知する。 - 特許庁

The clock output circuit inputs serial data signals and a second control signal for output control and selectively outputs an output level of the clock signal at a level higher than an output level of the image data signal in accordance with the second control signal.例文帳に追加

クロック出力回路は、シリアルデータ信号及び出力制御用の第２制御信号が入力され、第２制御信号によってクロック用信号の出力レベルを画像データ信号の出力レベルより大きいレベルで選択的に出力する。 - 特許庁

To provide a semiconductor memory device in which data can be reloaded from an internal data strobe signal to an internal clock even when a circuit generating an internal data strobe signal int.DQS is different from a circuit generating an internal clock int.CLK.例文帳に追加

内部データストローブ信号ｉｎｔ．ＤＱＳを発生する回路と内部クロックｉｎｔ．ＣＬＫを発生する回路とが異なる場合にも内部データストローブ信号から内部クロックへのデータの載せ換えが可能な半導体記憶装置を提供する。 - 特許庁

To provide a switching control circuit in which a timer is constituted of the counter having a small number of stages and then a desired brownout operation signal is obtained from the timer by generating a clock signal from an alternating current (AC) input signal and using it for the clock signal to a counter.例文帳に追加

交流（ＡＣ）入力信号からクロック信号を生成してそれをカウンタへのクロック信号に用いて少ない段数のカウンタでタイマーを構成し、該タイマーから所望のブラウンアウト動作信号を得るスイッチング制御回路を提供する。 - 特許庁

A ground terminal 24, a read/write terminal 25 to input a read/write control signal W/R, a clock terminal 26 to input a clock signal CLK and a ground terminal 27 are included in the lower section of the counter face 13 of the circuit board 10.例文帳に追加

回路基板１０の対向面１３の下段には、接地端子２４、リード・ライト制御信号Ｗ／Ｒを入力するためのリード・ライト端子２５、クロック信号ＣＬＫを入力するためのクロック端子２６、および接地端子２７が備えられている。 - 特許庁

In explanation with an audio signal, for example, audio analog signals S_LA, S_RA are converted into digital signals S_LD, S_RD by an AD converting unit 20 but a clock signal CP therefor has been supplied from a clock signal generating unit 21.例文帳に追加

音声信号を例にして説明すると、音声アナログ信号Ｓ_ＬＡ，Ｓ_ＲＡはＡＤ変換部２０によってデジタル信号Ｓ_ＬＤ，Ｓ_ＲＤに変換されるが、そのためのクロック信号ＣＰはクロック信号発生部２１から供給される。 - 特許庁

In a transmission rate control unit 13, an internal clock is corrected periodically, based on a time generated by a time generating unit 14, and the corrected clock is used to generate the same time stamp as a system of TTS that is added to a TS packet.例文帳に追加

送出速度制御部１３において、内部クロックを時刻発生部１４で発生される時刻に基づいて定期的に補正し、この補正されたクロックを使用してＴＳパケットに付加されているＴＴＳの体系と同じタイムスタンプを生成する。 - 特許庁

Even if the phase difference between a reference clock signal REFCLK and a clock signal CLK is large, since an UP signal and a DOWN signal in response to the phase difference of both the signals can be outputted, the maximum operating frequency can be set higher than that of the conventional phase comparator circuits.例文帳に追加

基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても両信号の位相差に応じたＵＰ信号およびDOWN信号を出力できるようにしたため、従来よりも最大動作周波数を高くすることができる。 - 特許庁

A counter 30 counts the dynamic clock S21, the counter 30 outputs a latch clock S31 in timing when data of flip-flops 23-29 are decided to user output data S33 of a data output control circuit 19 for a parallel decision signal.例文帳に追加

動作クロックＳ２１はカウンタ３０によりカウントされ、このカウンタ３０はフリップフロップ２３〜２９のデータが確定したタイミングでラッチクロックＳ３１を出力し、データ出力制御回路１９の出力データＳ３３をパラレル確定信号として使用する。 - 特許庁

In the memory part 39, measured biological information is stored corresponding to time information during measurement based on the measured value of the clock 43.例文帳に追加

メモリ部３９には、測定された生体情報が、クロック４３の計測値に基づく、測定の際の時間情報と対応付けられて記憶される。 - 特許庁

To provide a clock with acoustic output functions that can freely change a melody being outputted at the appointed time and restrains the cost increase in a body.例文帳に追加

指定時刻に出力されるメロディの変更が自由に行え、且つ本体のコストアップを抑えた音響出力機能付時計を提供する。 - 特許庁

To solve the following problem: in data transfer by an asynchronous clock, due to a metastable countermeasure, latency is increased as compared to a synchronous design, so that data transfer performance deteriorates.例文帳に追加

非同期クロックによるデータ転送では、メタステーブル対策のため、同期設計に比べレイテンシが増加し、データ転送性能が劣化する。 - 特許庁

A read control section 8 reads the data stored in the 2nd data storage section 7 according to a clock period synchronously with the network or the terminal.例文帳に追加

第２のデータ保持部７に保持されたデータは、読み出し制御部８によって網側又は端末側に同期したクロック周期で読み出される。 - 特許庁

To reduce jitter of a dot clock generated in response to a video signal of a format of a different kind and to suppress the cost from getting higher.例文帳に追加

異なる種類のフォーマットの映像信号に応じて生成するドットクロックのジッタを低減するとともに、コストが高くなることを抑制する。 - 特許庁