「Clock In」に関連した英語例文の一覧と使い方(82ページ目) - Weblio英語例文検索

To decrease an error in monitoring time to be required for monitoring the passage of clocks by the whole dummy circuit as much as possible as to a semiconductor device having a clock stabilizing circuit for adjusting the phases of 1st and 2nd clocks inputted from the external by a complementary clock format and generating an internal clock delayed by a prescribed phase.例文帳に追加

外部から相補クロック形式で入力される第１および第２のクロックの位相をそれぞれ調整して所定の位相だけ遅れた内部クロックを生成するクロック安定化回路を有する半導体装置に関し、ダミー回路全体でクロックの通過をモニタするためのモニタ時間の誤差をできる限り小さくすることを目的とする。 - 特許庁

The digital circuit is provided which comprises a sense-up section for generating first and second input data as first and second sense-up signals in response to a clock signal and an enable clock signal generated from the clock signal and an enable signal, and a cascode signal latch for inputting the first and second sense-up signals to generate first and second cascode signals.例文帳に追加

クロック信号及びイネーブル信号から発生するイネーブルクロック信号に応答して第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、第１及び第２センスアンプ信号を入力して第１及び第２カスコード信号を発生させるカスコード信号ラッチ部と、を含むデジタル回路が記載されている。 - 特許庁

A data input part reads an original logical circuit 102 and timing restriction 101, a clock delay estimation part 113 estimates a clock delay in each module, a pass delay estimation part 112 estimates a pass delay between modules, and a boundary condition generation part 114 determines a boundary condition of each module on the basis of the clock delay and the pass delay.例文帳に追加

元となる論理回路１０２とタイミング制約１０１をデータ入力部１１で読み込み、クロック遅延推定部１１３でモジュール毎のクロック遅延を推定し、パス遅延推定部１１２でモジュール間のパス遅延を推定し、境界条件生成部１１４にてクロック遅延とパス遅延に基づき各モジュールの境界条件を決定する。 - 特許庁

The clock-generating device used for a semiconductor storage element is provided with; a clock-generating apparatus 315 which receives inner clock signals and is controlled by control signals to generate rising clocks rds and falling clocks fds; and control parts 313 and 314 which generate the control signals in response to reading commands, writing commands and external addresses.例文帳に追加

半導体記憶素子に用いられるクロックの生成装置は、内部クロック信号を受信して、制御信号に制御されて、立ち上がりクロックｒｄ ｓおよび立ち下がりクロックｆｄ ｓを生成するクロック発生器３１５と、リード命令、ライト命令および外部アドレスに応答して、制御信号を生成する制御部３１３、３１４とを備える。 - 特許庁

This drive device comprises a clock wire 252 and a bonding wire 255 connected to the plurality of driver ICs 101 in common, a connector 253 to which the connecting cable having a characteristic impedance and being adapted to transmit a signal to the clock wire 252, and input resistors 424, 43 to be connected between the connector 253 and the clock wire 252, and then alignment of the impedance is carried out.例文帳に追加

複数のドライバＩＣ１０１に共通に接続されるクロック配線２５２及びボンディングワイヤ２５５と、クロック配線２５２に信号伝達する特性インピーダンスを持つ接続ケーブル６０が接続されるコネクタ２５３と、コネクタ２５３とクロック配線２５２の間に接続される入力部抵抗４２４，４３とを備え、インピーダンス整合を行う。 - 特許庁

A DLL circuit 20 uses a phase comparator 32, a charge pump 33 and a loop filter 34 to generate a control voltage V_CTRL for controlling the delay quantities of VCDL circuits 21-25 on the basis of a clock signal CKA1 of a first phase and a clock signal CKA5 of a fifth phase in a first multi-phase clock PLLCK.例文帳に追加

ＤＬＬ回路２０は、位相比較器３２、チャージポンプ３３及びループフィルタ３４を用いて第１の多相クロックＰＬＬＣＫのうちの第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５とに基づいて各ＶＣＤＬ回路２１〜２５の遅延量を制御するための制御電圧Ｖ_ＣＴＲＬを生成する。 - 特許庁

A line cross capacity caused by that a first clock signal line overlaps and crosses a power line in a first area and a line cross capacity caused by that a second clock signal line overlaps a power line are substantially equalized to eliminate the phase deviation between the clock signals CKH1 and CKH2, whereby the occurrence of vertical stripes is prevented.例文帳に追加

第１のクロック信号線が電源線と第１の面積で重なって交差することにより生じるラインクロス容量と第２のクロック信号線が電源線と重なることにより生じるラインクロス容量とを実質的に同じにすることで、クロック信号ＣＫＨ１とＣＫＨ２との間に生じる位相のずれを無くし、縦すじの発生を防止する。 - 特許庁

This clock oscillation circuit is provided with an oscillation section 1, that provides an output of a clock whose oscillated frequency changes with a parameter, a frequency measurement circuit that measures the oscillated frequency of an oscillation section on the basis of a calibration clock, and a trimming control circuit 7 that trims the parameter by using a binary search to adjust the trimmed value, in response to the measured oscillation frequency.例文帳に追加

パラメータの値により発振周波数が変化するクロックを出力する発振部１と、校正クロックを基準として発振部の発振周波数を計測する周波数計測回路と、計測された発振周波数に応じてバイナリサーチでトリミング値を調整することによりパラメータをトリミングするトリミング制御回路７と、を備える。 - 特許庁

When a clock branch is led out, a clock branch 113b associated with a shield line (115b) is led out for a region obtained by deleting a specified rectangular figure data 117b among the plurality of rectangular figure data and a power supply via 125b for the shield line of the clock branch is generated automatically in a region intersecting with the power supply or the ground line.例文帳に追加

クロック支線を引き出す際には、複数の矩形の図形データのうちの所定の矩形の図形データ１１７ｂを削除して得られる領域に対してシールド配線（１１５ｂ）付きクロック支線１１３ｂを引き、さらに、クロック支線用のシールド配線用の電源ビア１２５ｂを電源またはグランド線との交差した領域に自動生成して配する。 - 特許庁

Furthermore, in the came of changing the frequency, a flip-flop 15 of a system clock stop circuit 14 is reset to allow an OR gate 16 to supply a system clock to a frequency revision circuit 9, and a discrimination section 11 uses an operation end signal to set the flip-flop 15 so as to interrupts transmission of the system clock to the frequency revision circuit 9.例文帳に追加

また、周波数を変更しようとするときにシステムクロック停止回路１４のフリップフロップ１５をリセットし、オアゲート１６から周波数変更回路９にシステムクロックを供給し、判定部１１からの動作終了信号によってフリップフロップ１５をセットして、システムクロックの周波数変更回路９への伝達を遮断する。 - 特許庁

A procedure comprises processing of analyzing a clock skew in a circuit, processing of analyzing information about timing violation, processing of analyzing information about output delay of each flip-flop, processing of analyzing information about cell characteristics, processing of optimizing the value of the clock skew, processing of adding a delay to a clock line, and processing of outputting information about a changed wiring path and logic.例文帳に追加

回路のクロックスキューを解析する処理と、タイミング違反の情報を解析する処理と、各フリップフロップの出力遅延の情報を解析する処理と、セル特性の情報を解析する処理し、クロックスキューの値を最適化する処理と、クロックラインに遅延を追加する処理と、変更された配線パス、論理の情報を出力する処理とで構成される。 - 特許庁

The fine timing setting having freedom in adjustment of the first internal clock signal is performed, by taking the test clock signal (ECLK) for timing adjustment from the outside (tester 10) of the chip or from the outside of the mounting substrate where the chip is loaded by a signal selection circuit 6a or the like and replacing the signal as a second internal clock signal.例文帳に追加

この第１の内部クロック信号を信号選択回路６ａなどによりチップの外（テスタ１０）から又はチップが搭載された実装基板の外からタイミング調整のためのテストクロック信号（ＥＣＬＫ）を取込んで第２の内部クロック信号として置き換えることにより、調整に自由度があり、且つ微細なタイミング設定を行う。 - 特許庁

The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.例文帳に追加

同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁

An inter-system phase difference correcting part 107 corrects a phase difference concerning the clock generated by the crystal oscillator 104 in the standby system card through the user of the detected phase difference before an operation is changed over when the operation is changed over by the operation change-over control part after a network synchronization clock changeover part 101 changes over a network synchronization clock.例文帳に追加

システム間位相差補正部１０７は、網同期クロック切換部１０１により網同期クロックの切換がなされた後、運用切換制御部により運用の切換がなされる際に、この運用の切換がなされる前に、検出された位相差を用いて、待機系のカードにおける水晶発振器１０４により発生されたクロックに対する位相差の補正を行う。 - 特許庁

The encryption processing circuit 100 includes: a phase locked loop circuit 101 for receiving input of external clock signals from the outside and generating internal clock signals synchronized with the inputted external clock signals by executing feedback control; and a round processing circuit 102 which is configured to be operated in synchronism with the generated internal clock signals and encrypts the inputted information by repeatedly executing the round processing.例文帳に追加

暗号化処理回路１００は、外部から外部クロック信号が入力され、フィードバック制御を行うことにより、当該入力された外部クロック信号と同期した内部クロック信号を生成する位相同期回路１０１と、上記生成された内部クロック信号に同期して作動するように構成され、且つ、上記ラウンド処理を繰り返し実行することにより、上記入力された情報を暗号化するラウンド処理回路１０２と、を備える。 - 特許庁

The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加

本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 - 特許庁

In the occasion of recording, a pit clock extracted from the recorded data is defined as an operating clock of an encoder, output of the encoder is performed according to synchronizing signals to be outputted by every sector of the read data and the recorded data are synchronized with following pieces of data.例文帳に追加

記録を再開するにあたって、記録済みデータから抽出したピットクロックをエンコーダの動作クロックとし、読み出したデータのセクタ毎に出力される同期信号に従ってエンコーダの出力を行い、記録済みデータと続きのデータを同期する。 - 特許庁

This device is provided with a FIFO controller for controlling the amount of stored data in the FIFO memory by controlling the write/read of the FIFO memory on the basis of the write signal of the CPU and the transmission clock of the transmission clock generator.例文帳に追加

本装置は、ＣＰＵのライト信号、伝送クロック発生器の伝送クロックに基づいて、ＦＩＦＯメモリの書き込み、読み出しを制御し、ＦＩＦＯメモリの格納データ量を調整するＦＩＦＯ制御器を設けたことを特徴とする装置である。 - 特許庁

A just clock signal reception part 15 which receives a time setting signal (just clock signal) transmitted as a public electric wave is mounted on the image pickup device in order to detect the accurate present time, and the accurate present time is detected by this signal.例文帳に追加

正確な現時刻を検出するために、公共電波として発信されている時間合わせ用信号（ジャストクロック信号）を受信するジャストクロック用信号受信部１５を撮像装置に搭載し、この信号より正確な現在時刻を検出する。 - 特許庁

In a first power-down mode, the OUT-transfer transmitter circuit 22 is set to the power-down mode, and the clock-transfer transmitter circuit 24 is set to the power-down mode to stop a system clock signal of a target-side data transfer control device 30.例文帳に追加

第１のパワーダウンモードでは、ＯＵＴ転送用トランスミッタ回路２２をパワーダウンモードに設定すると共にクロック転送用トランスミッタ回路２４をパワーダウンモードに設定してターゲット側データ転送制御装置３０のシステムクロックを停止させる。 - 特許庁

Pulse width counters 12 and 14 count clock pulses from a clock pulse generator 11 in one cycle of the continuous pulses from a first pulse generating means 25 and a second pulse generating means 26 which generate pulses, according to the rotation of pulleys 21 and 22.例文帳に追加

パルス幅カウンター１２，１４は、プーリー２１，２２の回転に応じてパルスを発生する第１のパルス発生手段２５及び第２のパルス発生手段２６からの連続する一周期のパルス間におけるクロックパルス発生器１１からのクロックパルスをカウントする。 - 特許庁

To obtain a digital camera in which it is not necessary to use a secondary battery for backup of a clock function of the digital camera, it is not necessary to add a new circuit as well and which can be readily reset or repaired even when a clock is reset, and its platform.例文帳に追加

デジタルカメラの時計機能のバックアップに２次電池を使用する必要がなく、新たな回路を追加する必要もなく、時計がリセットされても手軽に再設定ないしは修正することができるデジタルカメラおよびその置き台を得る。 - 特許庁

The 8 shift clock pulses are selected by a selector 5, and inputted to 8 D-flip- flops 6a-h, and they are arranged in the operation timing, and outputted from respective output buffers 7a-7h to shift clock pulse output terminals 8a-8h.例文帳に追加

８個のシフトクロックパルスは、セレクタ５で選択され、８個のＤ−フリップフロップ６ａ〜６ｈに入力され、ドットクロックによって動作タイミングを揃えられ、それぞれの出力バッファ７ａ〜７ｈからシフトクロックパルス出力端子８ａ〜８ｈに出力される。 - 特許庁

To obtain satellite digital broadcasting equipment, whose lack of synchronization between a clock for generating TS signals and a clock of an uplink station at a playing site is suppressed even when deterioration in weather conditions, interruption of broadcasting waves and the Doppler shift of the broadcasting waves, etc., affect the broadcasting.例文帳に追加

気象条件の悪化や放送波の中断、放送波のドップラーシフトによる影響などに対し、演奏所におけるＴＳ信号生成用のクロックとアップリンク局のクロックとの同期ずれを抑えた衛星デジタル放送装置を提供すること。 - 特許庁

The center 1 compares the clock signal from each transmitter-receiver with the master clock signal, introduces digital phase correction information specific to each transmitter-receiver on the basis of the result of comparison and transmits it to each transmitter-receiver 3 in terms of an MPEG-2 data stream.例文帳に追加

センタ１は、各送受信機器からのクロック信号とマスタクロック信号を比較し、比較の結果から各送受信機器３に個別のデジタル位相補正情報を導出し、それをＭＰＥＧ−２データストリームで、それぞれの送受信機器３に送信する。 - 特許庁

Date and time are included in the stored message, and when the date and time are found to coincide with the time of a clock 7 by the clock 7 and a time coincidence detection function 6, a GATE 8 is opened and the stored message is transmitted as an e-mail.例文帳に追加

保管されたメッセージ内には、日付・時刻が格納されており、時計７と時刻一致検出機能６により、メッセージ内の日付・時刻と時計７の時刻が一致するとＧＡＴＥ８を開き、その保管されたメッセージを電子メールとして送信する。 - 特許庁

To automatically verify the compatibility of an operational clock frequency, in an information-processing device or the like which is provided with a processor such as a CPU which can be set with a plurality of different operational clock frequencies.例文帳に追加

複数の異なる動作クロック周波数を設定可能なＣＰＵ等のプロセッサを搭載する情報処理装置において、動作クロック周波数の適応性を自動的に検証可能な情報処理装置等を提供することを目的とする。 - 特許庁

The signal processing processor 20 performs control so that a frequency of the basic operation clock to be generated from a clock generation circuit 16 is lowered during a reading period in which AD conversion of the analog signal to be outputted from the CCD image sensor 14, etc. is performed.例文帳に追加

信号処理プロセッサ２０は、ＣＣＤイメージセンサ１４から出力されるアナログ信号のＡＤ変換等が行われる読込期間中、クロック発生回路１６から発生される基本動作クロックの周波数を下げるように制御する。 - 特許庁

To provide a switching device capable of switching the timing of a low speed clock to the timing of a high speed clock as quick as possible while maintaining timing to be held in equipment such as a PHS terminal for executing intermitted operation.例文帳に追加

間欠動作を行うＰＨＳ端末等の機器において、低速クロックによるタイミングから高速クロックによるタイミングへの切替えを、保持すべきタイミングを維持したままなるべく短時間で行うことができる切替え装置を提供する。 - 特許庁

To provide running truck system in which a server can perceive conditions of a control system without any error due to deviation of clock while the control system can execute instructions from the server, without any error due to deviation of clock, by matching both clocks of the server and control system of the running truck.例文帳に追加

サーバと走行台車の制御系との時計を一致させることにより、サーバは制御系の状態を時計のずれによる誤差なしに把握でき、かつ制御系はサーバからの指令を時計のずれによる誤差なしに実行できるようにする。 - 特許庁

The display device 50 is provided with an ornament section luminance control section 40, in which a main control section 28 sets a clock to be supplied to a luminance setting section 22 and a clock to be supplied to an ornament section 3 on a frequency different from each other.例文帳に追加

表示装置５０は、飾り部輝度制御部４０を備え、メイン制御部２８が、飾り部の色により、輝度設定部２２に供給するクロックと飾り部３に供給するクロックとを、異なる周波数に設定することを特徴とする。 - 特許庁

To eliminate the ON/OFF control of a clock to be inputted to an integrated circuit, and to simultaneously confirm the operations of a plurality of clock disconnection detecting circuit without giving any influence to the other circuit section in this integrated circuit at the time of performing circuit evaluation.例文帳に追加

回路評価において、集積回路に入力するクロックのＯＮ／ＯＦＦ制御を不要とし、その集積回路における他の回路部に影響を与えることなく、複数のクロック断検出回路の動作確認を同時に行うことを可能とする。 - 特許庁

When an error rate calculated on the basis of the number of data errors counted by a data error count section 207 exceeds a threshold, an apparatus control card 208 instructs a switch card clock generating section 205 to reduce the clock frequency distributed in the apparatus.例文帳に追加

データエラーカウント部２０７でカウントしたデータエラー数に基づき算出したエラーレートが、ある閾値を超えた場合には、装置制御カード２０８はスイッチカードクロック発生部２０５に対し、装置内に分配するクロック周波数を低下させる指示を行う。 - 特許庁

When an apparatus equipped with such a DLL circuit is powered ON, an internal oscillation circuit 80 generates clocks of a number corresponding to the number of delay units needed to put the input clock CLK and output clock OCLK in phase with each other.例文帳に追加

ＤＬＬ回路を備える機器の電源立ち上げ時には、内部発振回路８０によって、入力クロックＣＬＫと出力クロックＯＣＬＫとの位相を合わせるために必要な遅延ユニットの数に対応したクロック数のクロックを生成する。 - 特許庁

A semiconductor integrated circuit has an external interface circuit, and the external interface circuit has a clock generation circuit (100) which inputs and outputs the data string divided for every fixed cycle and generates a synchronizing clock signal for use in synchronization of data input/output.例文帳に追加

半導体集積回路は外部インタフェース回路を有し、外部インタフェース回路は、一定周期毎に区切られたデータ列を入出力し、データ入出力の同期化に用いる同期クロック信号を生成するクロック発生回路（１００）を有する。 - 特許庁

Thus, the difference in parasitic capacitance of sub-clock wiring is allowed to be constant with ease, for precision voltage on current control differential ring oscillation circuit for generating multiphase sub-clock and for oscillating at high frequency.例文帳に追加

その為、副クロック配線の寄生容量の差を容易に均等にすることが可能となるので、精度の高い 多相の副クロックを発生出来る高周波数で発振可能な電圧または電流制御差動リング発振回路が提供出来る。 - 特許庁

The clock signal wiring layer 44 covers, at least, almost the entire surface of function circuit blocks 4a-4g of the semiconductor integrated circuit which are supplied with clock signal, being laminated on a semiconductor substrate 2 with an inter-layer insulating layer in between.例文帳に追加

このクロック信号配線層４４が、半導体集積回路のうち少なくともクロック信号を供給すべき機能回路ブロック４ａ〜４ｇのほぼ全面を覆い、半導体基板２上に層間絶縁層を介して積層されている。 - 特許庁

The VCO 12 is formed by connecting plural inverters 13 in a ring shape, and the control voltage V corresponding to the phase difference between a reference clock signal and an oscillation clock signal is supplied to each inverter 13 so as to control the oscillation frequency of the VCO 12.例文帳に追加

ＶＣＯ１２は複数のインバータ１３をリング状に接続してなり、このＶＣＯ１２の発振周波数を制御するように、基準クロック信号と発振クロック信号との位相差に応じた制御電圧Ｖが各インバータ１３に供給される。 - 特許庁

An output is provided with a data output control circuit 25 which converts the divided display data D into serial data and outputs them to a next source drivers S in synchronism with a clock signal for synchronization out of phase with the clock signal SCKA for transfer.例文帳に追加

出力部に、転送用クロック信号ＳＣＫＡと位相の異なる同期用クロック信号ＳＣＫＢで同期を取って、分割された表示データＤをシリアルデータに変換して次のソースドライバＳに出力するデータ出力コントロール回路２５を設ける。 - 特許庁

An orthogonal clock circuit (210) included in a timing circuit (200) of a PET scanner (100) supplies clock signals (218-224) having a single frequency and four different phases, and counter elements (228-234) receive these signals and supplies a count signal.例文帳に追加

ＰＥＴスキャナ（１００）のタイミング回路（２００）に含まれる直交クロック（２１０）は、単一の周波数で四つの異なる位相を有するクロック信号（２１８〜２２４）を供給し、カウンタ素子（２２８〜２３４）はこの信号を受信し、計数信号を供給する。 - 特許庁

A start up completion notification detecting part 39 on the clock master side, in response to detecting this packet through a packet disassembling part 38, instructs the reception buffer clock control part 37 to clear a reception buffer part 30.例文帳に追加

クロックマスタ側のスタートアップ完了通知検出部３９は、クロックスレーブ側で受信バッファをクリアした事を検出した旨を示すパケットをパケット分解部３８を通じて検出すると、受信バッファ・クロック制御部３７に受信バッファ部３０のクリアを指示する。 - 特許庁

The phase matching circuit part 110 has a plurality of delay buffers 111 and a selector 112 for selecting the outputs of the delay buffers and delays the outputted image data within a range corresponding to one cycle of the video clock to remove the phase shift contained in the video clock.例文帳に追加

位相合わせ回路部１１０は、複数段の遅延バッファ１１１と、その出力を選択するセレクタ１１２とを有し、出力する画像データをビデオクロック１周期分の範囲で遅延し、ビデオクロックに含まれる位相ずれを除去する。 - 特許庁

The semiconductor integrated circuit includes a first group of circuits 101 to produce clock signals and a second group of circuits 10 to execute a transfer of signals and a logical processing operation in conformity to the clock signals, and it is arranged so that the operating voltage sources 103, 104, 113, 114, 121, 122, 123, 124 for the two groups of circuits can be set individually.例文帳に追加

クロック信号を生成する第１の回路群（１０１）と、このクロック信号に従って信号の転送および論理処理動作を実行する第２の回路群（１０２）の動作電圧源（１０３，１０４，１１３，１１４，１２１，１２２，１２３，１２４）を個別に設定可能とする。 - 特許庁

Once the input clock monitor part detects variation in delay time of the transmission line (a), the base station 11 switches the signal on which the synchronous clock generation is based from the 1PPS signal (a) to the 1PPS signal (b) with which no variation of the transmission line is caused.例文帳に追加

入力クロック監視部が伝送路ａの遅延時間の変動を検出すると、基地局１１は、同期用クロックの生成のもととなる信号を、１ＰＰＳ信号ａから、伝送路の変動を生じていない１ＰＰＳ信号ｂに切り替える。 - 特許庁

Thus, a digital phase locked loop 33 detects a phase state of a 5ms frame synchronizing signal from a 5ms frame synchronous producing section 35 on the basis of a timing clock from a waveform rectifier section 32 and generates a fundamental clock in response to the phase state.例文帳に追加

このために、デジタル位相同期ループ３３は、波形整流部３２からのタイミングクロックに基づいて、５ｍｓフレーム同期生成部３５からの５ｍｓフレーム同期信号の位相状態を検出し、その位相状態に応じた基本クロックを発生する。 - 特許庁