「Clock In」に関連した英語例文の一覧と使い方(80ページ目) - Weblio英語例文検索

In a main control board 20, a delay signal transmission pattern 304 to transmit the delay signal b1 to the Schmidt trigger IC 302 is arranged in the proximity of a clock signal transmission pattern 305, and the delay signal b1 affected by a clock signal CK3 is supplied to the Schmidt trigger IC 302.例文帳に追加

主制御基板２０では、前記遅延信号ｂ１をシュミットトリガＩＣ３０２へ伝送する遅延信号伝送パターン３０４を前記クロック信号伝送パターン３０５に近接して配置し、前記クロック信号ＣＫ３の影響を受けた前記遅延信号ｂ１をシュミットトリガＩＣ３０２へ供給する。 - 特許庁

With respect to a laser scan direction of paper, a clock having a high rate is used as a reference clock for determining a laser on/off period, on the basis of image dot data transmitted from a printer controller to a laser control part in a printing mechanism, whereby image reduction in a horizontal direction is possible.例文帳に追加

用紙のレーザースキャン方向について、プリンタ制御装置から印刷機構部内レーザー制御部へ送信される画像ドットデータをもとにレーザーをオン／オフさせる周期を決定する基準クロックをある比率の速いクロックを使用することにより水平方向の画像縮小が可能になる。 - 特許庁

To reduce flickers appearing in a display image of a display device equipped with a display panel, a display control circuit generating image data and a clock, and a source driver receiving the image data in response to the clock and supplying an image signal based upon the image data to the display panel.例文帳に追加

表示パネル、画像データ並びにクロックを生成する表示制御回路、及び前記クロックに呼応して前記画像データを取り込み且つ画像データに基づく画像信号を前記表示パネルに供給するソース・ドライバを備えた表示装置において、その表示画像に現れるちらつきを低減する。 - 特許庁

A clock frequency monitoring device 20 monitors the CK signals of respective channels used for the slave synchronization in OFDM modulators 141-14n, respectively compares them with reference clock signals LO obtained in a rubidium oscillator 16, and monitors whether or not the frequency difference is within an allowable range.例文帳に追加

クロック周波数監視装置２０は、ＯＦＤＭ変調器１４１〜１４ｎで従属同期に供される各チャンネルのＣＫ信号をモニタし、それぞれルビジウム発振器１６で得られる基準クロック信号ＬＯと比較して、その周波数差が許容範囲にあるか否かを監視する。 - 特許庁

In this abnormal oscillation detection circuit in a multiple system configuration of a CPU board, a counter of a self-system is operated by a clock of the other system, and likewise, a counter of the other system is operated by a clock of the self-system to thereby detect abnormal oscillation of mutual clocks.例文帳に追加

ＣＰＵボードの多重系構成における異常発振検出回路において、自系のカウンタを他系のクロックで動作させ、同様に他系のカウンタを自系のクロックで動作させることにより、相互のクロックの異常発振検出を可能にすることを特徴とする。 - 特許庁

In this sampling clock frequency information transmission system, the frequency information is compression-encoded and transmitted in the form of a compressed code on a transmission side and the compressed code is decoded on a reception side at the time of transmitting the sampling clock frequency information from the transmission side to the reception side.例文帳に追加

標本化クロック周波数情報を送信側から受信側へ伝送する際、送信側では、周波数情報を圧縮符号化して、圧縮符号の形で伝送し、受信側では、当該圧縮符号を復号する標本化クロック周波数情報伝送方式が得られる。 - 特許庁

To provide a data transmitter capable of pseudo-synchronizing a transmitting side data clock with a receiving side data clock even in an environment in which clocks cannot be transmitted, sufficiently removing jitters or the like and performing stable data processing operation on the receiving side without omitting data.例文帳に追加

クロックを伝送できない環境においても、送信側と受信側のデータのクロックを擬似的に同期させることができるとともに、十分にジッタ等を除去し受信側でデータの欠落を発生させずに安定したデータ処理動作を行なうことができるデータ伝送装置を提供する。 - 特許庁

In the case of an excessive jitter which causes the overflow of the data storage quantity in the main buffer means, output of a write clock to the main buffer means and output of a read clock to the auxiliary buffer means are halted to absorb the jitter by the auxiliary buffer means.例文帳に追加

そして、主バッファ手段のデータ蓄積量がオーバーフローするような過大なゆらぎに対しては、主バッファ手段への書き込みクロックの出力停止と、補助バッファ手段への読み出しクロックの出力停止により、補助バッファ手段でゆらぎの吸収を行うようにする。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

To satisfy the requirement in a ZCLV type optical disk, such that a recording clock follows promptly to the speed change of a high speed motor and also the stable and highly accurate clock is generated at the time of recording in the high speed acceleration and deceleration of the motor carried out for the increase of recording access speed.例文帳に追加

ＺＣＬＶ方式の光ディスクにおいては、記録アクセス速度向上のために行われるモーターの高速加速、減速において、記録クロックが、高速なモーターの速度変化に迅速に追従するとともに、記録時には安定で、精度の良いクロックを発生する必要である。 - 特許庁

To provide a means for preventing loss of profit on a player side and on a game hall side by quickly detecting an abnormal motion in a random number clock generating circuit and/or a clock count circuit in a Pachinko game machine, a means whose internal processing is not complicated and whose capacity can be reduced.例文帳に追加

パチンコ遊技機における乱数クロック発生回路及び／又はクロックカウント回路における異常動作を早期に検出して遊技者及びホール側の利益を損なわせない手段であって、内部処理が複雑でなく容量的にも軽減可能な手段の提供。 - 特許庁

A data change point where the estimated value of the reception signal is changed is referred to set the rise time of a reproducing clock in a reproducing clock generation unit 50, and the estimated value of the reception signal is referred to, and a value of reproduced data, in a synchronization confirming and data reproducing unit 60, is set.例文帳に追加

そして、推定された受信信号の値が変化するデータ変化点を参照して、再生クロック生成部５０にて再生クロックの立ち上がりタイミングを設定し、推定された受信信号の値を参照して、同期確認・データ再生部６０にて再生データの値を設定する。 - 特許庁

The one-shot pulse generating circuit 20 generates a one-shot pulse signal as a pulse signal that is synchronized with the clock CLK in a normal operation mode, and generates a continuous one-shot pulse signal as a pulse signal that is synchronized with the clock CLK and the pulse signal in a high-speed operation mode.例文帳に追加

ワンショットパルス生成回路２０は、通常動作モード時には、クロックＣＬＫに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、クロックＣＬＫ及びパルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。 - 特許庁

A transistor T3 connected to a node N2 to be connected to the gate of the transistor T2 charges the node N2 in synchronization with a clock signal of the first clock terminal A in a period where the transistor T2 is made conductive by charging the node N2, to compensate for level reduction of the node N2 due to a leak current.例文帳に追加

トランジスタＴ２のゲートが接続するノードＮ２に接続したトランジスタＴ３は、ノードＮ２が充電されてトランジスタＴ２が導通状態になる期間に、第１クロック端子Ａのクロック信号に同期してノードＮ２を充電し、リーク電流によるノードＮ２のレベル低下を補償する。 - 特許庁

A CO2 discharged amount calculation part 32 calculates CO2 discharged amount when a vehicle travels in each link at each clock time on the basis of the vehicle speed and acceleration of the vehicle model existing in each link on the road network on each clock time to be obtained from the simulated traffic flow.例文帳に追加

ＣＯ２排出量計算部３２によって、シミュレーションされた交通流から得られる、各時刻において道路ネットワーク上の各リンクに存在する車両モデルの車速及び加速度に基づいて、各時刻において各リンクを車両が走行したときのＣＯ２排出量を計算する。 - 特許庁

In a plan view of the substrate, the distance between at least one clock signal wiring and one signal wiring in the plurality of other signal wirings adjoining to at least one clock signal wiring is larger compared to the distance between the plurality of other signal wirings adjoining to each other.例文帳に追加

基板上で平面的に見て、複数の他の信号配線のうち少なくとも一本のクロック信号配線と隣接する一の信号配線と、少なくとも一本のクロック信号配線との間の距離は、相隣接する複数の他の信号配線同士間の距離と比べて大きい。 - 特許庁

During the process of creating the physical design, the latches that do not transition into the same clock cycle, the latches unrelated to the same logic function, the latches within the same clock domain, and the latches in a given physical proximity to each other are combined in order to delete any redundant latches.例文帳に追加

物理設計を作成するプロセス中に、同じクロック・サイクル中に遷移しないラッチ、同じ論理機能に関係しないラッチ、同じクロック・ドメイン内にあるラッチ、および互いに所与の物理的な近接範囲内にあるラッチを組み合わせることによって冗長なラッチを削除する。 - 特許庁

To provide a symbol delay synchronization demodulating circuit for generating symbol data from a quadrature detection signal, using as a symbol demodulation clock signal a clock signal in which a phase does not match a symbol point interval in the quadrature detection signal although a frequency matches a symbol speed.例文帳に追加

周波数はシンボル速度と一致しているが、位相が直交検波信号におけるシンボル点間隔に合致していないようなクロック信号をシンボル復調クロック信号として用い、直交検波信号からシンボルデータを生成するシンボル遅延同期復調回路を提供する。 - 特許庁

To obtain a PLL circuit where a rapid frequency and phase fluctuation of a synchronizing clock being its output can be minimized by minimizing the fluctuation in a feedback voltage to a voltage controlled oscillator when an input clock is interrupted in a phase synchronization state.例文帳に追加

位相同期状態時に入力クロックが断した場合に、電圧制御型発振器へのフィードバック電圧の変動を最小限に抑えることにより、ＰＬＬ回路出力の同期クロックの急激な周波数並びに位相の変動を最小限に抑えることが可能なＰＬＬ回路を提供する。 - 特許庁

The data synchronizing unit synchronizes the first data output from the input buffer unit with an output clock signal in response to the input clock signals and the first data enabling signals and outputs synchronized data as second data and second data enabling signals in response to each of the first data enabling signals.例文帳に追加

データ同期化部は入力クロック信号と第１データイネーブル信号とに応答して入力バッファ部から印加される第１データを出力クロック信号に同期させ、同期されたデータをそれぞれの第１データイネーブル信号に応答して第２データと第２データイネーブル信号として出力する。 - 特許庁

The timing control circuit 11 continuously oscillates the boosting clock CKV for a prescribed period in response to the start of imaging operation and thereafter oscillates the boosting clock CKV only in blanking periods of the vertical synchronization signal VD and the horizontal synchronization signal HD.例文帳に追加

そして、タイミング制御回路１１は、撮像動作の立ち上げ開始に応答して昇圧クロックＣＫ_Vを所定期間に亘って連続的に発振させ、この後、垂直同期信号ＶＤ及び水平同期信号ＨＤのブランキング期間内でのみ昇圧クロックＣＫ_Vを発振させる。 - 特許庁

In an automatic clock inverting circuit, receive data are sampled by detecting receive-data phase from a network terminal device, obtaining a proper sample point corresponding to the quantity of the delay of the transmission line and inverting sample-clock phase in the terminal device with an X. 21 interface.例文帳に追加

X.２１インタフェースを有する網終端装置において、端末装置からの受信データ位相を検出し、伝送路の遅延量に応じた適切なサンプル点を求めて、サンプルクロック位相を反転させることによって、受信データのサンプリングを行なうことを特徴とする自動クロック反転回路。 - 特許庁

To provide a method for designing layout in which required number of flip-flop cells for circuit correction can be secured regardless of the number of clock systems and without deteriorating clock skew of existing flip-flop cells and dummy flip-flop cells by suppressing increase in the number of gates due to addition of dummy cells as much as possible.例文帳に追加

ダミーセルの追加によるゲート数の増加を極力抑え、既存のフリップフロップセルとダミー用のフリップフロップセルのクロックスキューを悪化させることなく、且つクロック系統数の大小に関係なく回路修正に必要な数のフリップフロップセルを確保可能なレイアウト設計手法を提供する。 - 特許庁

To provide a sensor device which can normally perform signal transmission between a sensor head and a signal processor, respectively maintaining the operation clock of the sensor head and an operation clock of the signal processor in their unique frequencies, and make signal transmission between the signal processor in high speed.例文帳に追加

センサヘッド部の動作クロックと、信号処理部の動作クロックとを各々固有の周波数に維持させつつも、センサヘッド部と信号処理部との間の信号伝送を正常に行わせることができ、かつ、信号処理部間における信号伝送の高速化を可能としたセンサ装置を提供すること。 - 特許庁

The counter circuit 219 counts inputted error signals 237 based on a transmission error clock signal 224 when it is in a count-up mode, stops counting when it is in a shift mode, and outputs a counted quantity of generation of transmission errors by the shape of a serial shift-out signal 226, along with an input start of a shift clock 227.例文帳に追加

エラーカウンタ回路２１９は、カウントアップモード時には伝送エラークロック信号２２４を基に入力されるエラー信号２３７をカウントし、シフトモード時にはカウントを停止してシフトクロック２２７の入力開始とともにカウントされた伝送エラー発生量をシリアルなシフトアウト信号２２６で出力する。 - 特許庁

The semiconductor integrated circuit comprises an object circuit which performs, in addition to a general operation, a saving operation for forming the scan chain 15 including at least one register and saving data stored in the register to a memory through the scan chain, and a clock switching circuit 120 which supplies a clock to the object circuit.例文帳に追加

半導体集積回路は、通常動作に加え、少なくとも一のレジスタを含むスキャンチェーンを形成し、このスキャンチェーンを介して前記レジスタが記憶するデータをメモリに退避させる退避動作を行う対象回路と、この対象回路にクロックを供給するクロック切替回路を備える。 - 特許庁

To provide an interface circuit for allowing a circuit which outputs a clock signal to correctly receive reception data regardless of wiring delay/IO cell delay in transmitting/receiving data in synchronization with a single clock signal, and to provide a semiconductor device provided with the same.例文帳に追加

本発明は、単一のクロック信号に同期してデータの送受信を行う際に、クロック信号を出力する回路が配線遅延・ＩＯセル遅延によらずに受信データを正しく受信することができるインタフェース回路及びそのインタフェース回路を備えた半導体装置を提供する。 - 特許庁

This transmission unit 1 includes a transmission pulse signal generating circuit 5 which generates a transmission pulse signal d having pulses corresponding to a plurality of clock signals Clk generated in a clock signal generating circuit 8, existing between a first pulse and a second pulse which are generated in an edge pulse generating circuit 6.例文帳に追加

送信ユニット１は、エッジパルス生成回路６で生成された第１パルスと第２パルスとの間にクロック信号生成回路８で生成された複数のクロック信号Ｃｌｋに対応するパルスが存在する送信パルス信号ｄを生成する送信パルス信号生成回路５を含む。 - 特許庁

The bus controller renders the control circuit operable in synchronism with a clock signal in response to the detection of an access request by the detection circuit, and stops the operation of the control circuit synchronized with the clock signal, by ending bus access control that responds to the access request.例文帳に追加

バスコントローラは検出回路によるアクセス要求の検出に応答して前記制御回路をクロック信号に同期させて動作可能とし、アクセス要求に応答するバスアクセス制御を終了することによって制御回路の前記クロック信号に同期する動作を停止させる。 - 特許庁

Variation in voltage corresponding to rising and trailing edges of a first operating voltage Vout supplied to a clock generating circuit is made to appear in either of first and second clock pulse signals CK and ICK sent from the control unit to the data carrier device.例文帳に追加

クロック発生回路に供給される第１の動作電圧Ｖｏｕｔの立ち上がりおよび立ち下がりエッジに応じた電圧の変化が、コントロール装置からデータキャリア装置に送る第１および第２のクロックパルス信号ＣＫ，ＩＣＫのいずれか一方に現れるようにする。 - 特許庁

This structure can suppress the skew of clock signals in flip-flops very small, even when the number of CTBs is reduced greatly in comparison with a general clock tree synthesis by a general EDA tool.例文帳に追加

このように、クロックツリーの末端におけるＣＴＢ（ＣＴＢ５）のファンアウトをほぼ等しくして、その駆動負荷の大きさが近似するようにしているため、一般的なＥＤＡツールによるクロックツリー合成に比べてＣＴＢの数を大幅に減らしても、ＦＦにおけるクロック信号のスキューを微小に抑えることができる。 - 特許庁

In synchronism with this reception interrupt, the remaining capacity of a reproducing buffer is checked to control the frequency of a reproduction clock generated by a clock generating circuit 15 according to whether the remaining capacity increases or decreases, and the audio data buffered in the receiving buffer are transferred to the reproducing buffer.例文帳に追加

この受信割り込みに同期して、再生バッファの残量をチェックし、この残量の増加・減少に応じてクロック発生回路１５が発生する再生クロックの周波数を制御するとともに、受信バッファにバッファしているオーディオデータを再生バッファに転送する。 - 特許庁

One controller (1A) in the controllers 1 is set as a master controller and generates a drive signal for the motor 10 based on a reference clock having the same phase among the controllers by supplying the reference clock generated in the controller 1A of the master controller to other controller (1B).例文帳に追加

また各コントローラ１のうちの１つ（コントローラ１Ａ）を「マスター」のコントローラとして、このマスターのコントローラ１Ａで生成した基準クロックを他の各コントローラ１Ｂにも供給することにより、各コントローラ１間で位相の統一された基準クロックをベースにしてモータ１０に対する駆動信号を生成する。 - 特許庁

To provide a main signal processing package that can again match a frame phase in the package to an optimum phase even after a fault is recovered and also match the clock phase in the package to the optimum phase even when the phase of a reference clock is difference due to Loop Back or the like.例文帳に追加

異常が復旧した後もパッケージ内のフレーム位相を最適位相に再位相合わせを可能とし、Ｌｏｏｐ Ｂａｃｋ等の基準クロックの位相が異なった位相になってもパッケージ内の位相を最適位相にすることが可能な主信号処理パッケージを提供する。 - 特許庁

To provide a DLL device for reducing an operating current for a DRAM by preventing that a DLL clock is meaninglessly toggled and ringed to sections other than a necessary section where the clock is actually used, not only in a power down mode or a self refresh mode but also in a normal mode operation.例文帳に追加

パワーダウンモードや、セルフリフレッシュモードだけでなく、ノーマルモード動作においても、実際にクロックが用いられる必要区間以外の区間に対して、意味無くＤＬＬクロックがトグルリングされることを防止して、ＤＲＡＭの動作電流を低減させるためのＤＬＬ装置を提供する。 - 特許庁

The margin coefficients of the delay fluctuation of a data path are decided according to the wideness of an arrangement region on the chip of each cell in the path of a data path, and the margin coefficients of the delay fluctuation of a clock path are decided according to the wideness of an arrangement area on the chip of each cell in the path of the clock path.例文帳に追加

データパスの経路中の各セルのチップ上の配置領域の広さに応じてそのデータパスの遅延バラツキのマージン係数を決定し、且つクロックパスの経路中の各セルのチップ上の配置領域の広さに応じてそのクロックパスの遅延バラツキのマージン係数を決定する。 - 特許庁

The control circuit performs control every clock so that the change in the difference of the number of stages of coarse cells is not a negative value when an accumulative delay increases, but performs control every clock so that the change in the difference of the number of stages of coarse cells is not a positive value when the accumulative delay decreases.例文帳に追加

制御回路は、累積遅延が増加する期間は、１クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御し、累積遅延が減少する期間は、１クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御する。 - 特許庁

Clock signals CLK1, CLK2 having a frequency difference ΔT are generated by oscillators 10, 20, a pulse transmission circuit 50 outputs a transmission pulse SP in response to the clock signal CLK1, receives a reflected pulse in response to thereto by a pulse receiving circuit 60, and outputs a reception pulse RP.例文帳に追加

発振器１０と２０によって周期差ΔＴのクロック信号ＣＬＫ１とＣＬＫ２を生成し、パルス送信回路５０はクロック信号ＣＬＫ１に応じて送信パルスＳＰを出力し、それに応じた反射波をパルス受信回路６０によって受信し、受信パルスＲＰを出力する。 - 特許庁

The radiation noise generated in a specific frequency band of a conventional reference clock can be reduced by imparting a fluctuation to a clock being inputted to a PWM-IC (pulse width modulation-integrated circuit) and an image can be formed without generating a positional shift due to fluctuation of frequency in the image.例文帳に追加

ＰＷＭ−ＩＣに入力するクロックに揺らぎを持たせることにより、従来基準クロックの特定周波数帯で発生した放射ノイズを低減でき、しかも画像にはその周波数の揺らぎによる画像の位置ズレを発生させることなく画像形成ができる。 - 特許庁

A control member regulates the temperature of a sample in cooperation with a clock, the temperature probe 4 and heating and heat transfer members 5, 6, 8, and the member is automatically monitored by a microprocessor for performing connection or non-connection of the heating and heat transfer members 5, 6, 8 in cooperation with the clock.例文帳に追加

制御部材は、時計と、温度プローブ４及び加熱及び熱伝達部材５，６，８と協働して試料の温度を調整するとともに、時計と協働して、加熱及び熱伝達部材５，６，８の接続又は非接続を行うためのマイクロプロセッサによって自動的に監視される。 - 特許庁

The asynchronous transmission stream receiver comprises a FIFO 26 which stores the MPEG-2 data generated from the DVB-ASI signals, an oscillator 14 which generates clock signals for producing the MPEG-2 data from the DVB-ASI signals, and a read controller 27 which reads and outputs the MPEG-2 data stored in the FIFO in synchronism with the clock signals of the oscillator.例文帳に追加

DVB-ASI信号から生成されるMPEG-2データを貯蔵するＦＩＦＯ２６と、DVB-ASI信号からMPEG-2データを生成するためのクロック信号を発生するオシレータ１４と、ＦＩＦＯに貯蔵されるMPEG-2データをオシレータのクロック信号に同期してリードし出力するリード制御部２７と、を備える。 - 特許庁

Frequencies of at least two video clock signals or more can be variable in video clock generating sections 120, 220, 320 and 420 having PLLs 110, 210, 310 and 410 and output frequencies of voltage controlled oscillators or current controlled oscillators in all the PLLs are selected to be different by 1% or over from each other.例文帳に追加

ＰＬＬ１１０，２１０，３１０，４１０を有するビデオクロック発生部１２０，２２０，３２０，４２０において、少なくとも２つ以上のビデオクロック信号の周波数を可変可能とし、全てのＰＬＬ内の電圧制御発振器又は電流制御発振器の出力周波数を互いに１％以上異なる値に設定する。 - 特許庁

The battery pack has a clock circuit 14 which generates clock pulses for calculating a digital signal, a built-in digital circuit 12 which is equipped with a transmitter 15 for transmitting an information signal to electric equipment 20, and a communication terminal 32 which is used to connect the built-in digital circuit 12 to the electric equipment 20.例文帳に追加

パック電池は、デジタル信号を演算処理するクロックパルスを発生するクロック回路１４と、情報信号を電気機器２０に送信する送信部１５を備える内蔵デジタル回路１２と、この内蔵デジタル回路１２を電気機器２０に接続するための通信端子３２とを有する。 - 特許庁

As a result of latency control by the HSLD unit 6, when a peak which is equal to or greater than a threshold remains in the number of sinks in the clock latency distribution, a PAS unit 7 smooths the clock latency of flip-flop within the range not causing the timing violation, based on timing information after recalculation by the HSLD unit 6.例文帳に追加

ＰＡＳ部７は、ＨＳＬＤ部６によるレイテンシ制御の結果、クロックレイテンシ分布においてシンク数に閾値以上のピークが残る場合、ＨＳＬＤ部６による再計算後のタイミング情報により、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシをスムージングする。 - 特許庁

Date and time are stored in the stored message and when the date and time in the message are coincident with the time of a clock 7 by using the clock 7 and a time coincidence detection function 6, a GATE is 8 opened, a storage message printer 9 prints out the stored message on paper and a distribution means 10 distributes the message.例文帳に追加

保管されたメッセージ内には、日付・時刻が格納されており、時計７と時刻一致検出機能６により、メッセージ内の日付・時刻と時計７の時刻が一致するとＧＡＴＥ８を開き、保管されたメッセージを保管メッセージ印字装置９により用紙に印字し、配信１０する。 - 特許庁