「Clock In」に関連した英語例文の一覧と使い方(77ページ目) - Weblio英語例文検索

To provide a semiconductor memory integrated circuit in which operation speed is increased by decreasing the number of logic stages from clock input to word line activation.例文帳に追加

クロック入力からワード線活性化までの論理段数を減らして高速化を図った半導体メモリ集積回路を提供する。 - 特許庁

To simplify a circuit by lowering a clock frequency in pulse width modulation even when expressing the same one gradation.例文帳に追加

同じ階調を表す場合でもパルス幅変調におけるクロック周波数を低下させて回路の簡素化等を図るようにすること。 - 特許庁

To provide time signal clock which can generate an alarm when a user requires it even in a muting state.例文帳に追加

消音状態にある場合でも、使用者が必要とする時刻には報知を行うことができる報時時計を提供することにある。 - 特許庁

For this reason, the sampling circuit 20 stops sampling until the number of clocks from the clock signal CLK reaches the predetermined value in the register 41.例文帳に追加

このため、サンプリング回路２０は、クロック信号ＣＬＫからのクロック数がレジスタ４１の所定値に達するまで、サンプリングを停止する。 - 特許庁

To provide a waveform collecting apparatus capable of reducing skew caused between analog units as to a clock signal in the analog units.例文帳に追加

アナログユニット内のクロック信号についてユニット間で生じるスキューを低減させることができる波形収集装置を提供する。 - 特許庁

To provide a semiconductor laser high in clock reproduction sensitivity and capable of reducing frequency noise of pulse light output under free-running conditions.例文帳に追加

フリーランニング条件下でのパルス光出力の周波数雑音を低減し、クロック再生感度が高い半導体レーザを提供する。 - 特許庁

A counter 63 counts the selected clock and its output and the high-order bit of the digital video signals are compared in a comparator 64.例文帳に追加

選択されたクロックをカウンタ６３がカウントし、その出力とディジタル映像信号の上位ビットとが比較器６４で比較される。 - 特許庁

To reduce power consumption by preventing the deterioration of processing performance due to dynamic clock control in a semiconductor integrated circuit.例文帳に追加

半導体集積回路において、動的クロック制御を行なう事による処理性能劣化を防ぎ、低消費電力化を図ること。 - 特許庁

The slave station 2 sends and receives data to and from the master station 1 through the data line Ld in synchronism with the clock signal from the master station 1.例文帳に追加

スレーブ局２は、マスタ局１からのクロック信号に同期してマスタ局１との間でデータ線Ｌｄを介してデータを授受する。 - 特許庁

To provide a receiver that can surely eliminate disturbance caused by a system clock independently of variations in components.例文帳に追加

構成部品のバラツキなどにかかわらず、システムクロックが原因となる妨害を確実に除去することができる受信装置を提供する。 - 特許庁

An optical modulator is driven by a timing clock, corresponding to a channel to be separated to demultiplex the ultrahigh speed optical signals in time division on the output.例文帳に追加

光変調器は、分離するチャネル対応のタイミングクロックにより駆動され、超高速光信号を時分割分離して出力する。 - 特許庁

A serial/parallel conversion circuit 30 converts a base band signal AN into 4-bit parallel data in response to the clock signals CLK1 and CLK2.例文帳に追加

シリアル／パラレル変換回路３０は、クロック信号ＣＬＫ１，ＣＬＫ２に応答してベースバンド信号ＡＮを４ビットのパラレルデータに変換する。 - 特許庁

The sample-hold circuit 102 samples and holds the clock signal to be measured MCK in response to the first and second sampling trigger signals.例文帳に追加

サンプルホールド回路１０２は、第１および第２のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをサンプルホールドする。 - 特許庁

This semiconductor device concerned in the present invention generates the clock signal SCANCLK used for the scan test for the internal circuit 500 of the semiconductor device.例文帳に追加

本発明に係る半導体装置は、半導体装置の内部回路５００のスキャンテストに用いられるクロック信号SCANCLKを生成する。 - 特許庁

To provide a semiconductor integrated circuit device capable of preventing out of synchronization in data transfer between modules when switching clock frequencies.例文帳に追加

クロック周波数を切り替える際のモジュール間のデータ転送の同期はずれが生じない半導体集積回路装置を提供する。 - 特許庁

To automatically control jitter which is generated by the influence of waveform distortion or noise in ECL clock transmission, to a minimum.例文帳に追加

ＥＣＬクロック伝送において、波形歪みやノイズの影響を受けて生じたジッタが最小になるように自動的に調整する。 - 特許庁

To performs adjustment of clock frequency in an asynchronous serial communication of an oversample system at a low cost and with high precision.例文帳に追加

オーバーサンプル方式の非同期シリアル通信におけるクロックの周波数の調整を、低コストで精度高く行うことができるようにする。 - 特許庁

To acquire current time information flexibly from a time server connected via a network in a network terminal having a clock means.例文帳に追加

時計手段を有するネットワーク端末において、ネットワークを介して接続されたタイムサーバから柔軟に現在時刻情報を取得する。 - 特許庁

The communication apparatus that receives the information of the exact time or date corrects the time or date of the built-in clock on the basis of the information.例文帳に追加

正確な時刻や日付の情報を受信した通信機器は、その情報を基に内臓時計の時刻や日付を補正する。 - 特許庁

To switch clock signals which are mutually asynchronous and differed in frequency without causing a hazard or duty ratio breakage.例文帳に追加

互いに非同期で且つ周波数の異なるクロック信号を、ハザード及びデューティ比崩れのいずれも発生させずに切り替えられるようにする。 - 特許庁

To provide a semiconductor memory in which a single clock signal is supplied to output circuits corresponding to each memory cell array.例文帳に追加

単一のクロック信号が各メモリセルアレイに対応する出力回路に供給される半導体記憶装置を提供することである。 - 特許庁

A mechanical clock was first brought to Japan in 1551 when Francis XAVIER presented it to Yoshitaka OUCHI. 例文帳に追加

日本に初めて器械時計が持ち込まれたのは1551年（天文20年）フランシスコ・ザビエルが大内義隆に献上したのが最初とされている。 - Wikipedia日英京都関連文書対訳コーパス

The default for analog clocks is 164 pixels; the default for digital clocks is whatever is needed to hold the clock when displayed in the chosen font.例文帳に追加

アナログ時計のデフォルト値は 164 ピクセル。 デジタル時計のデフォルト値は、選択されたフォントで時計を表示するために必要な高さである。 - XFree86

To reduce breakdown of a video image signal even when correction of a time axis by a clock cycle is difficult in a video image recorder.例文帳に追加

映像記録装置において、クロック周期による時間軸の補正が困難な場合にも、映像信号の破綻を低減することにある。 - 特許庁

A load clock chamber 52 of the upper side connection module 300 and a load lock chamber 52' of the lower side connection module 300' overlap in a vertical direction.例文帳に追加

上側の連結モジュール３００のロードロック室５２と下側の連結モジュール３００’のロードロック室５２’とを鉛直方向に重ねる。 - 特許庁

To provide a technology in which it is possible to quickly start and stop a clock display mode without starting an imaging mode or a reproduction mode.例文帳に追加

撮影モードや再生モードを立ち上げることなく、迅速に時計表示モードを起動及び終了することができる技術の提供。 - 特許庁

In addition, the difference between the magnitudes of the current outputted from the respective circuits is found by using a reference clock and a current difference detection circuit 140.例文帳に追加

さらに、基準クロックと電流差検出回路１４０とを用いて、各回路から出力された電流量の差を求める。 - 特許庁

In this wind power generation device 500, time is counted by a clock circuit 150, and a time signal is output.例文帳に追加

本発明に係る風力発電装置５００においては、計時回路１５０により時刻が計時され計時信号が出力される。 - 特許庁

Since a counter 17 starts its counting operation for a system clock with the start edge of a horizontal synchronizing pulse, its counted value indicates a phase in the horizontal line.例文帳に追加

カウンタ１７は、水平同期パルスの開始エッジでシステクロックのカウントを開始するので、カウント値が水平ライン内の位相を表す。 - 特許庁

and Phileas Fogg, for the first time since he had lived in that house, did not set out for his club when Westminster clock struck half-past eleven. 例文帳に追加

そしてフィリアス・フォッグは、この家に住んでから初めて、ウエストミンスター寺院の時計が十一時半を打っても、リフォーム・クラブに行かなかった。 - JULES VERNE『80日間世界一周』

The clock signal generation circuit 11 outputs two kinds of clock signals with different phases by connecting the odd-numbered logic inverting circuits in series, inputs each of the clock signals in separate phase comparators 13, 14 to compare the phases, and outputs the phase comparison output signal, and the frequency comparator 15 compares the frequencies based on each phase comparison output signal in the first and second phase comparators 13, 14.例文帳に追加

クロック信号生成回路１１は奇数個の論理反転回路を直列につないで位相の異なる２種のクロック信号を出力し、それぞれを別々の位相比較器１３，１４に入力して位相を比較して位相比較出力信号を出力し、周波数比較器１５は第１及び第２の位相比較器１３，１４における各位相比較出力信に基づいて周波数を比較する。 - 特許庁

The synchronizing method for generating a clock signal and making it synchronized with a digital data stream includes steps of generating a clock signal using an oscillator, specifying transition in a part of the data stream, and making the transition of the clock signal synchronized with the transition specified in the data stream by changing the state of the oscillator using a control circuit in response to the specification.例文帳に追加

クロック信号発生しかつデジタルデータストリームに同期させる同期方法には、発振器を用いてクロック信号を発生すること、前記データストリームの一部において遷移を特定すること、および、該特定に応じて、制御回路を用いて前記発振器の状態を変更することにより、前記クロック信号の遷移を、前記データストリームにおいて特定された前記遷移と同期させることが含まれる。 - 特許庁

Dimensional deviation occurs in an etching process or the like as mentioned above, and even if a gate increases or decreases in length, the size of a relative error in the length of the gate in the clock driver gets smaller than that in the flip-flop group.例文帳に追加

このように、エッチング工程等により寸法ずれが発生し、ゲート長が増加又は減少したとしても、クロックドライバにおけるゲート長の相対誤差の大きさはフリップフロップ群における相対誤差の大きさよりも小さくなる。 - 特許庁

In the write-in timing system reduced in skewness, a signal on a write-in data line for a memory circuit and a signal on a write-in column selecting line are clocked at an edge which is opposite to a clock signal.例文帳に追加

メモリ回路のための書込みデータ・ライン上の信号と書込み列選択ライン上の信号とがクロック信号の反対のエッジでクロックされるようになっている、スキューが削減された書込みタイミング方式が開示されている。 - 特許庁

In the semiconductor memory device compressing data read from a memory cell in synchronization with a rise edge of a first external clock signal, the timing of controlling a latch circuit and an output buffer circuit connected to a data bus transmitting the summary result is synchronized with a rise edge of a second external clock signal and a rise edge of a third external clock signal.例文帳に追加

第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。 - 特許庁

An image forming apparatus has a flag notification means for notifying flag content indicating whether an internal clock is valid or invalid in response to a request from a host computer or the like, and a clock setting reception means for updating the flag to a valid state when the internal clock of the image forming apparatus is set valid in response to a command sent from the host computer or the like.例文帳に追加

画像形成装置は、内部の時計が有効であるか無効であるかを示すフラグ内容をホストコンピュータ等の要求に基づいて通知するフラグ通知手段、前記ホストコンピュータ等から送られる前記コマンドに基づいて、前記画像形成装置内部の時計が設定されて有効になったとき、前記フラグが有効を示すように更新する時計設定受信手段。 - 特許庁

In the timing generator 1 that generates a timing pulse such as a vertical register transfer clock and a vertical register read pulse to generate timing when the solid-state imaging device is driven, in the case that the vertical register transfer clock being one of the timing pulses is generated at high speed, the period when the vertical register transfer clock is generated at high speed can externally be controlled.例文帳に追加

固体撮像素子を駆動する際のタイミングを生成する為の、垂直レジスタ転送クロックや垂直レジスタ読み出しパルス等のタイミングパルスを発生させるタイミング発生器１において、タイミングパルスの一つである垂直レジスタ転送クロックを高速に発生させる際に、該垂直レジスタ転送クロックを高速に発生させる期間を外部から制御するようにした。 - 特許庁

The data center tracking circuit comprises a plurality of serially-connected clock buffers and includes a clock tree which buffers clocks and outputs output signals; a sensing unit which senses the changes in the phases of the output signals, based on the clocks and outputs sensing signals; and a delay compensating unit which adjusts the current supplied to the clock tree in accordance with the sensing signals and adjusts the phases of the output signals.例文帳に追加

本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。 - 特許庁

When half-period transfer and one-period transfer of verification clock are included in one data path DP passed through a software macro area 10 and a hardware macro area 11, the attribute of the verification clock is defined in reverse phases between an input port A and an output port B as a condition for the verification clock to be applied at the boundary between the software macro area and the hardware macro area.例文帳に追加

ソフトマクロエリア１０とハードマクロエリア１１との間を経由する１つのデータパスＤＰに検証用クロックの半周期転送と１周期転送とが混在する場合に、ソフトマクロエリアとハードマクロエリアとの境界において適用する検証用クロックに対する条件として、入力ポートＡと出力ポートＢとの間で検証用クロックの属性を互いに逆相に定義する。 - 特許庁

The digital signal transmitting apparatus 10 is provided with: an encoder 20 which converts parallel input signals of a plurality of channels into serial data in a manner synchronized with a first clock signal MCLK1; and a decoder 30 which converts the serial data into parallel output signals of the plurality of channels in a manner synchronized with a second clock signal MCLK2 that operates asynchronously with the first clock signal MCLK1.例文帳に追加

デジタル信号伝送装置１０は、複数チャンネルのパラレル入力信号を第一のクロック信号ＭＣＬＫ１に同期してシリアルデータに変換するエンコーダ２０と、シリアルデータを第一のクロック信号ＭＣＬＫ１とは非同期に動作する第二のクロック信号ＭＣＬＫ２に同期して複数チャンネルのパラレル出力信号に変換するデコーダ３０とを備える。 - 特許庁

In one embodiment of this invention, the clock sensor is provided with an input circuit for receiving the input clock signal, a bias circuit for receiving the input signal and supplying a bias voltage, and a switching circuit for supplying a switching signal to switch an output circuit for generating an output clock signal in response to the input signal.例文帳に追加

本発明の一実施形態によれば、クロックセンサは、入力クロック信号が入力される入力回路と、前記入力信号が入力されてバイアス電圧を供給するバイアス回路と、前記バイアス電圧が入力されて、前記入力信号に応じて、出力クロック信号を生成するための出力回路をスイッチングするスイッチング信号を供給するスイッチング回路と、を備えている。 - 特許庁

In synchronism with clock signals generated from polyphase clock generating sections 1, 2 connected in series, with a plurality of delay circuits for delaying the period of an input pixel clock by a time dividing it into eight substantially equal parts, modulating sections 6, 7 generate PWM signals (MOD1, MOD2) corresponding to respective semiconductor lasers based on respective 8 bit pixel data outputted from the decoder 3.例文帳に追加

変調部６，７は、入力する画素クロックの周期を略８等分する時間だけ遅延させる複数の遅延回路を直列に接続した多相クロック発生部１，２から発生されるクロック信号に同期して、デコーダ３から出力される各８ビットの画素データを基に、各半導体レーザに対応するパルス幅変調信号（ＭＯＤ１，ＭＯＤ２）を生成する。 - 特許庁

To make a peripheral device, in which a clock IC having a calendar function which is not built in, generate real clock time being retroactive to power on start time, which is prior to capturing date and time information, based on the date and time information acquired from an external device regarding the peripheral device for generating the real clock time, based on the date and time information from the external device.例文帳に追加

本発明は、外部装置からの日付時刻情報に基づいて実時刻を生成する周辺機器装置に関し、カレンダ機能を有する時計ＩＣを内蔵しない周辺機器装置が、外部装置から取得した日時情報に基づいて、日時情報の取得以前である電源投入起動時まで遡って実時刻を生成することを目的とする。 - 特許庁

To provide a digital clock which shows similar numbers as in a normal use even when reflected in a mirror, and enables anyone to easily recognize a display of time and the like.例文帳に追加

美容院・理容室・家庭の洗面所などでは、デジタル時計の時刻などの表示が鏡に映っていても大変分かりづらく、後ろを振り返ることもなかなか出来ない。 - 特許庁

To provide a test method for an integrated circuit with a memory cell arranged in a circumference of a core that a conditional blocking in a test mode is applied to a clock input of the core.例文帳に追加

テストモードにおける条件付き抑止がそのクロック入力に適用されるコアの周りに配列されたメモリセルを有する集積回路のテスト方法を提供する。 - 特許庁