「Clock In」に関連した英語例文の一覧と使い方(81ページ目) - Weblio英語例文検索

To shorten the time required in testing the determination of a semiconductor device testing apparatus, capable of performing capacity evaluation test for detecting specific relation of phase difference, between a clock and data in a semiconductor device which outputs clock synchronized with data.例文帳に追加

データに同期してクロックを出力する半導体デバイスにおいて、クロックとデータの位相差が特定の関係にあることを検出する性能評価試験を実行することができる半導体デバイス試験装置において、この判定を行う試験に要する時間を短縮する。 - 特許庁

A low order harmonic remover 20 is supplied with a baseband signal and a reference clock signal having a period shorter than that of the baseband signal and outputs a voltage approximate to a sine wave signal in synchronism with the reference clock signal depending on variation in sign of the baseband signal.例文帳に追加

低次高調波除去器２０は、ベースバンド信号とベースバンド信号の周期より短い周期を有する基準クロック信号とが供給され、ベースバンド信号の符号の変化に応じて基準クロック信号に同期して正弦波信号を近似した電圧を出力する。 - 特許庁

In the AC generating circuit, the on/off of output voltages from a first voltage source and a second voltage source are changed over respectively in response to the frequencies of clock signals output from signal sources, when the clock signals output from a plurality of the signal sources can be changed over by a plurality of the frequencies.例文帳に追加

ＡＣ生成回路において、複数信号源より出力されるクロック信号が複数の周波数で切換え可能な場合、信号源より出力されるクロック信号の周波数に応じて、第１電圧源および第２電圧源の出力電圧のON/OFFを各々切換える。 - 特許庁

The processor 10 controls supplied clock frequency and power supply voltage so that the processor 10 itself is operated in an operating region where energy consumption is minimum in unit data processing specified by the clock frequency, power supply voltage and power source efficiency η of a power source.例文帳に追加

プロセッサ１０は、クロック周波数と、電源電圧と、電源が有する電源効率（η）とによって規定される、単位データ処理について消費エネルギが最小となる動作領域においてプロセッサ１０自身が動作するように、供給されるクロック周波数及び電源電圧を制御する。 - 特許庁

When the reception electric field strength from a mobile radio communication base station is measured via the antenna 2, the control part 5 controls a display control part 6 so as to stop the supply of the clock signal to the display part 7 in order to prevent the generation of the multiplying wave of the clock signal in the neighborhood of the display part 7.例文帳に追加

また、制御部５は、アンテナ２を介して移動無線通信基地局からの受信電界強度を測定する際は、表示部７の近傍でクロック信号の逓倍波が発生することを防ぐために、表示制御部６を制御して表示部７へのクロック信号の供給を停止させる。 - 特許庁

In an operation stage where a plurality of operations are executed by the plurality of ALUs 22-25, the plurality of operations to be serially executed are executed in one execution cycle by changing execution cycles on the basis of the control clock signal ECLK from the clock control circuit 21.例文帳に追加

この複数のALU２２〜２５によって複数の演算が実行される演算ステージにおいて、直列に実行される前記複数の演算を、クロック制御回路２１からの制御クロック信号ECLKに基づいて、実行サイクルを変更して１つの実行サイクル内で実行させるようにした。 - 特許庁

Then D latches 1 and 2 latches data signals D1' and D2' in synchronism with leading and trailing edges of the frequency- divided clock signal CK1, and D latche 3 and 4 latch data signals D3' and D4' in synchronism with leading and trailing edges of the phase-shifted clock signal CK2.例文帳に追加

そして、Ｄラッチ１，２は、分周クロック信号ＣＫ１の立上がりエッジ，立下がりエッジに夫々同期してデータ信号Ｄ１′，Ｄ２′をラッチし、Ｄラッチ３，４は、位相クロック信号ＣＫ２の立上がりエッジ，立下がりエッジに夫々同期してデータ信号Ｄ３′，Ｄ４′をラッチする。 - 特許庁

The optical clock pulses 13 and an optical pulse signal 19 propagated in a 1st path 10 are multiplexed with a multiplexer 22, inputted to a QPM light guide 16, and outputted from the QPM light guide 16 while the SH wave of the signal 19 is grown and the DF wave of the SH wave and optical clock pulses in a growing process are grown.例文帳に追加

この光クロックパルスと合波器22によって第1経路10を伝播してきた光パルス信号19とを合波してQPM光導波路16に入力し、信号19のSH波を成長させつつ、かつ成長途上のこのSH波と光クロックパルスとのDF波を成長させ、QPM光導波路16から出力させる。 - 特許庁

The drive signal generators change respective time lengths of the excitation drive signals, by an excitation frequency that is a fraction of a clock signal in a system clock oscillator, that is under the control of a null bias regulation circuit 30 in a controller 28, so as to generate the excitation drive signals having different time widths.例文帳に追加

駆動信号発生器は、コントローラ２８中のヌル・バイアス調整回路３０の制御の下で、システム・クロック発振器のクロック周波数の端数である励起周波数によって励起駆動信号のそれぞれの時間長を変化させて、異なる時間幅を有する励起駆動信号を発生する。 - 特許庁

One part of this clock optical pulse train 23 is extracted by an optical coupler 11 and is incident in the gate 3 via an optical delay device 13, a light amplifier 4 and the coupler 11 to change the transmissivity of the gate 3 and the pulse train 22, which enters the laser 2 is modulated in intensity in a divided clock frequency.例文帳に追加

このクロック光パルス列の一部を光カプラ１１によって取りだし、光遅延器１３、光増幅器４、光カプラ１２を介して光ゲート３に入射して光ゲート３の透過率を変化させ、第２のモード同期半導体レーザ２に入射される光パルス列２２を分周されたクロック周波数で強度変調する。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁

The scan driving apparatus comprises a shift register section generating output signals shifted in sequence in response to a clock signal, and a scan signal generator section generating at least four scan signals in a cycle of the clock signal based on the output signals from the shift register and at least two control signals to be entered.例文帳に追加

クロック信号に従って順次シフトされる出力信号を発生するシフトレジスタ部と、前記シフトレジスタ部からの出力信号と入力される少なくとも２つの制御信号に従って前記クロック信号の１周期ごとに少なくとも４つの走査信号を出力する走査信号発生部とを備える。 - 特許庁

In this diagnostic device 10 for the LSI tester, a pattern data is passed through pipe line regulation circuits 23, 27 that are various kinds of function circuits, and a timing generator 28, a clock number counter 1 stops a system clock at timing when the pattern data is held in flip-flops 23a, 27a, 28a in insides thereof, and stops the whole of the LSI tester 20.例文帳に追加

ＬＳＩテスタの診断装置１０は、パターンデータが各種の機能回路であるパイプライン調整回路２３，２７、タイミングジェネレータ２８を通過し、これらの内部のフリップフロップ２３ａ，２７ａ，２８ａにパターンデータが保持されたタイミングで、クロック数カウンタ１がシステムクロックを停止させ、ＬＳＩテスタ２０の全体を停止させる。 - 特許庁

In a remote control transmitter, a low speed clock acquired from a low speed oscillator in a micro computer by using a low speed oscillator for displaying a time display on LCD is changed to a high speed clock by an operating of a multiplier circuit mounted in the computer, so that the high speed oscillator can be deleted from the transmitter.例文帳に追加

液晶表示による時計表示等を実施するための低速発振子を用いマイコン内部で低速発振子より得られる低速クロックをマイコン内部に搭載している逓倍回路を動作させることにより高速クロックを生成することにより、リモコン送信装置より高速発振子の削除を可能とする。 - 特許庁

In the pseudo lock state when the ratio of the data rate to the clock frequency is m : n (wherein m ≠ 1), a clock signal delayed for a prescribed time by a buffer 171 can take any value of (0) and (1) in order to prevent a meta-stable state in a leading edge of a data signal received by an out of period detection section 102.例文帳に追加

データレートとクロック周波数の比がｍ：ｎで、ｍが１でない場合の擬似ロック状態にあるとき、周期ずれ検出部１０２に入力されるデータ信号の立ち上がりエッジにおいて、メタステーブルを防ぐために、バッファ１７１によって所定時間遅延されたクロック信号は、（０）と（１）とのいずれの値もとりうる。 - 特許庁

The built-in clock (RTC) of the history recording device counts frequency divided pulses of the clock in total from the time point of power-on and provides the pulses as first time, which also counts public time shown in a general unit such as year, month, day, hour, second and provides the time as second time.例文帳に追加

履歴記録装置の内蔵時計（ＲＴＣ）は、該時計のクロックの分周パルスを電源投入時点から通算して計数し、これを第一の時刻として提供すると共に、一般的な年月日時分秒等の単位で示される公共的な時刻も計時し、これを第二の時刻として提供する。 - 特許庁

The power supply control part transmits an operation clock-time information signal to the PON-LSI, causes the power switches to realize a normal communication mode in the normal communication mode time band in accordance with the sent operation clock-time information signal and realize a sleep mode in the non-normal communication mode time band other than the software update time band.例文帳に追加

電源制御部は、動作時刻情報信号をPON-LSIに送り、かつ、電源スイッチに対して当該動作時刻情報信号に従って、通常通信モード時間帯において通常通信モードを実現させ、及びソフトウエア更新時間帯を除く非通常通信モード時間帯においてスリープモードを実現させる。 - 特許庁

A device comprising a means detecting transition of the logic state in a device selection input and clock input and a means changing the operation mode of the device responding to the transition of logic states of a prescribed number in the clock input generated between transitions of the logic state in the device selection input is disclosed.例文帳に追加

デバイス選択入力およびクロック入力における論理状態の遷移を検出する手段、デバイス選択入力における論理状態の遷移の間に生じるクロック入力における所定の数の論理状態の遷移に応答して、デバイスの動作モードを変更する手段を含むデバイスが開示される。 - 特許庁

To provide a data transmission circuit being applied to the interface of an add-in board concerning a device in broadcast station, or the like, in which data can be transmitted surely both when the clock frequency of data to be transmitted is high, and when the clock frequency varies over a wide range.例文帳に追加

本発明は、データ伝送回路に関し、例えば放送局等の装置に係る拡張ボードのインターフェースに適用して、伝送に供するデータのクロック周波数が高い場合であっても、さらにはこのクロック周波数が広範囲に変化する場合であっても、確実にデータ伝送することができるようにする。 - 特許庁

Thus, it is possible to detect falseness even though the viewer returns a clock 116 in a receiver main body 100 to the past or stops the clock 116 on purpose in order to try to semipermanently view a viewable program with a time limit stored in a storage device 104, and the viewer therefore cannot view the program.例文帳に追加

これにより視聴者が蓄積装置１０４に蓄積した期限付きで視聴可能な番組を半永久的に視聴しようとして、故意に受信装置本体１００内の時計１１６を過去に戻したり、停止させたりしても、この不正を検出することができ視聴者はこの番組を視聴することができない。 - 特許庁

From an input signal 42 that is a burst signal where a known data pattern is inserted thereto in each frame in advance, a re-timing circuit 50 generates a clock signal 51 and a data signal 52 synchronously with the clock signal 51, and a counter in an AGC control circuit 57 counts up every time a data pattern detection circuit 55 detects the known data patter from the data signal 52.例文帳に追加

予め既知のデータパターンがフレームごとに挿入されたバースト信号である入力信号４２から、リタイミング回路５０でクロック信号５１とこれに同期したデータ信号５２とを生成し、データパターン検出回路５５でデータ信号５２から既知のデータパターンを検出するたびに、カウンタ６６によりカウントアップする。 - 特許庁

When signal waveforms of the three consecutive data change to a symmetry form, a PLL circuit P1 controls a phase of a recovered clock in a change timing of the middle data in the three data, and when the signal waveform is not symmetric, the PLL circuit P1 controls no phase of the recovered clock in the change timing of the middle data but awaits a succeeding timing.例文帳に追加

ＰＬＬ回路P1は、転属する３つのデータの信号波形が対称形に変化した場合には、３つのデータの内の中央のデータの変化タイミングで再生クロックの位相を制御し、信号波形が対称形でなければ、中央のデータの変化タイミングでは再生クロックの位相を制御しないで次のタイミングを待つ。 - 特許庁

To prevent deterioration in characteristics due to application of a DC to a light-modulating layer when an abnormality occurs on a reference clock signal in a flat surface display device configured so as to control a video signal output based on the reference clock signal, and also to achieve an improvement in productivity as well as low cost.例文帳に追加

基準クロック信号に基づいて映像信号の出力を制御するように構成された平面表示装置において、基準クロック信号に異常が発生した時に光変調層への直流印加による特性劣化を防止するとともに、生産性の向上と低コスト化を達成する。 - 特許庁

In an SU signal which comprises pulse strings corresponding to the pit/land of a CD-ROM 50, the average clock count is calculated by dividing the number of clocks of reproduction clock in a continuous section where a plurality of high-level sections and low level sections are continued, by the total number of high-level sections and low level sections in the continuous section.例文帳に追加

ＣＤ−ＲＯＭ５０のピット／ランドに対応するパルス列からなるＳＵ信号において複数のハイレベル区間及びローレベル区間が連続した連続区間における再生クロックのクロック数を、連続区間におけるハイレベル区間及びローレベル区間の合計数で除して平均クロック数を算出する。 - 特許庁

In a flip-flop circuit comprised of a data input/output section 10, a clock input section 11 and a current supply section 12, bipolar transistors B1-B8 are used for differential pairs of transistors in the data input/output section 10, and field effect transistors N1-N4 are used for differential pairs of transistors in the clock input section 11.例文帳に追加

データ入出力部１０と、クロック入力部１１と、電流供給部１２とによって構成されるフリップフロップ回路において、データ入出力部１０の差動対トランジスタにバイポーラトランジスタＢ１〜Ｂ８を用い、クロック入力部１１の差動対トランジスタに電界効果トランジスタＮ１〜Ｎ４を用いる。 - 特許庁

To provide a reset control circuit and a reset control method for properly operating a reset operation in abnormality in a system including a clock synchronizing circuit when a clock signal stops, or the cycle is long in contrast with a reset response requested for the detection of an abnormal status.例文帳に追加

クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合に適切にリセット動作を行うことができるリセット制御回路、及びリセット制御方法の提供を目的とする。 - 特許庁

To provide a digital signal reproducing apparatus in which deviation between a reproduction clock frequency in an amplitude abnormal state and a frequency of a clock component included in an analog reproduced signal recovered from the amplitude abnormal state can be suppressed to the minimum, and a sync-pattern after amplitude abnormal state can be detected early.例文帳に追加

振幅異常状態中の再生クロック周波数と、振幅異常状態から復帰したアナログ再生信号に含まれるクロック成分の周波数との間のずれを最小限に抑えることが可能で、振幅異常状態後のシンクパターンを早期に検出することが可能なディジタル信号再生装置を提供する。 - 特許庁

To provide a data recovery method and data recovery circuit in which data is accurately restored using an independent clock at or below clock frequency of the input data, without allowing clocks contained in inputted data to be recovered, under less influence of jitter even if jitter is contained in the input data.例文帳に追加

入力されたデータに含まれるクロックを復元することなく、そのクロックよりも周波数が同等以下の、独立したクロックでデータを正確に復元することが可能で、たとえ入力されたデータにジッタが生じても、そのジッタによる影響を受けることが少ないデータリカバリ方法およびデータリカバリ回路。 - 特許庁

To provide a FIFO (First In FIrst Out) memory control circuit for carrying out data transfer adequately between image processing systems with different source clocks, by preventing a change in specification of read-out and write-in clock frequencies, data erasure caused by overwrite in a wide range of clock frequencies or two time read-out, and making circuit appropriation possible easily.例文帳に追加

読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路を提供する。 - 特許庁

When a pattern is drawn along concentric tracks on a substrate, blanking of electron beams is performed in a first region in the sector by using a first clock signal generated on the basis of a first reference length and blanking of electron beams is performed in a second region in the sector by using a second clock signal generated on the basis of a second reference length.例文帳に追加

基板上の同心円トラックに沿ってパターンを描画する際に、セクタ内の第１領域内では、第１基長さに基づいて生成された第１クロック信号を用いて電子線をブランキングさせ、セクタ内の第２領域内では、第２基準長さに基づいて生成された第２クロック信号を用いて電子線をブランキングさせる。 - 特許庁

The respective transistors are located together in either an N-well area 701 and a P-well area 704 in which the voltage is controlled by the forward phase clock signal CB, or in a P-well area 702 and an N-well area 703 in which the voltage is controlled by the backward phase clock signal CN on the basis of an input signal and a conductive type thereof.例文帳に追加

各ＭＯＳトランジスタは、その入力信号および導電型に基づいて、正相クロック信号ＣＢにより電圧が制御されるＮウェル領域７０１およびＰウェル領域７０４並びに逆相クロック信号ＣＮにより電圧が制御されるＰウェル領域７０２およびＮウェル領域７０３のいずれかの領域にまとめて配置される。 - 特許庁

The microcomputer 14 stores, in an SRAM 13, the time data in the clock IC 12 immediately before the stop of the engine, and calculates the soak time by using a difference between the time data at the previous engine stop stored in the SRAM 13 and the time data in the clock IC 12 at that time when the start of the engine is judged to be completed after the engine start.例文帳に追加

マイコン１４は、エンジン停止直前における時計ＩＣ１２の時刻データをＳＲＡＭ１３に記憶すると共に、起動後エンジン始動が完了したと判定された時に、ＳＲＡＭ１３に記憶されている前回エンジン停止時の時刻データとその時の時計ＩＣ１２の時刻データとの差からソーク時間を算出する。 - 特許庁

When the abnormality detecting means 600 detects no abnormality in the low frequency oscillator 42 on prescribed conditions, a switching means 10a switches a clock pulse for operating a central arithmetic processor 10 from a first clock pulse P1 to a second clock pulse P2 and transits the central arithmetic processor 10 into low power consumption state.例文帳に追加

所定条件となったとき、異常検出手段６００により低周波発振器４２の異常検出がなければ、切替手段１０ａが、中央演算処理装置１０を動作させるクロックパルスを、第１のクロックパルスＰ１から第２のクロックパルスＰ２に切り替えて、中央演算処理装置１０を低電力消費状態に移行させる。 - 特許庁

The clock frequency controller is provided with a clock generation circuit 14, a frequency determination circuit 12 and a signal processing circuit 15, thus a clock frequency of the signal processing circuit 15 is always supplied in reproducing an input signal from an optical disk player, for example, MP3, WMA or the like, thereby reducing a power consumption.例文帳に追加

クロック生成回路１４、周波数判定回路１２、信号処理回路１５を備える事により、光ディスク再生装置等からの入力信号、例えばＭＰ３やＷＭＡなどを再生する際の信号処理回路１５のクロック周波数を処理能力に合わせたクロック周波数を常時供給するため低消費電力が実現できる。 - 特許庁

The apparatus includes a transmitter that diffuses a clock signal having a predetermined frequency and phase in terms of spectrum and transmits a serial data signal and a receiver that receives the serial data signal transmitted from the transmitter by the restoration of a clock and data and outputs at least one of the restored clock signal and the restored data.例文帳に追加

本発明に係るデータ転送装置は、所定の周波数及び所定の位相を有するクロック信号をスペクトラム拡散させ、シリアルデータ信号を送信する送信器と、送信器から送信されたシリアルデータ信号をクロック及びデータの復元により受信して、復元されたクロック信号と復元されたデータの少なくとも一方を出力する受信器とを有する。 - 特許庁

The clock pulses inputted to the A/D converter 21, the digital filter 22 and the D/A converter 23 change the frequency characteristic and the responsiveness of the power supply device 2 by using a normal clock frequency when a load little fluctuates, and by using a high-speed clock frequency higher in frequency than the normal frequency when the load fluctuates at the start of the power supply device 2.例文帳に追加

Ａ／Ｄ変換器２１，デジタルフィルタ２２，Ｄ／Ａ変換器２３に入力するクロックパルスは、負荷変動がほとんどない場合には通常クロック周波数のものが、電源装置２のい起動時、負荷変動があるときには通常クロック周波数よりも周波数が高い高速クロック周波数を用いて、電源装置２の周波数特性、応答性を変える。 - 特許庁

In the video display system 1 equipped with a plurality of display devices 6 which are arrayed and a display control means 4, the display devices 6 each have a display unit which displays display data 16 based upon a display clock signal 9C and the display control means 4 generates a reference clock signal 5C having a lower frequency than the display clock signal 9C.例文帳に追加

配列された複数の表示装置６と表示制御手段４を備える映像表示システム１において、表示装置６は、表示クロック信号９Ｃに基づいて表示データ１６の表示を行う表示部を備え、表示制御手段４は、表示クロック信号９Ｃの周波数より低い周波数の基準クロック信号５Ｃを生成する。 - 特許庁

A control circuit generates a block scan clock signal including a shift clock at the same timing when a control signal shows a scan shift period for inputting and outputting data in the scan chain, and generates a block scan clock signal including pulses at different timing for each of the plurality of circuit blocks when the control signal shows a capture period for testing a logic operation of the combination circuit.例文帳に追加

制御回路は、制御信号がスキャンチェーンにデータを入出力するスキャンシフト期間を示すときに、同じタイミングのシフトクロックを含むブロックスキャンクロック信号を生成し、組み合わせ回路の論理動作をテストするキャプチャ期間を示すときは複数の回路ブロック毎に異なるタイミングのパルスを含むブロックスキャンクロック信号を生成する。 - 特許庁

To provide a technology of reducing a "deviation" amount of a transmission/reception reference without a circuit correcting a "deviation" of a reference timing (transmission/reception reference) of data transmission/reception in a communication system where a clock signal is transmitted from a certain communication device and a communication device having received the clock signal transmits/receives data referring to the received clock signal.例文帳に追加

ある通信装置からクロック信号を送信し、このクロック信号を受信した通信装置が受信したクロック信号を基準にデータの送受信を行う通信システムにおいて、データ送受信の基準タイミング（送受信基準）の「ずれ」を補正する回路を備えることなく、送受信基準の「ずれ」量を減少させるができる技術を提供する。 - 特許庁

To provide a reference clock recovery method, a packet multiplex device, a packet separation device and transmission system, which allow synchronization of a plurality of decoders of the reception side with STCs of each encoder of the transmission side in a single clock recovery section when a plurality of kinds of signals distributed from the transmission side having one reference clock are received on the reception side.例文帳に追加

一つの基準クロックを有する送信側から配信された複数の種類の信号を受信側で受信する際に、単一のクロック復元部で受信側の複数の復号器が送信側の各符号器のＳＴＣと同期可能である基準クロック復元方法、パケット多重装置、パケット分離装置及び伝送システムを提供することを目的とする。 - 特許庁

The method of synchronizing comprises sending, to the local data processor 4 from the source data processor 2, timing packets each, including at least fields containing the destination address of the local processor and reference clock data indicating the time the packet, is launched on to the network, and controlling the frequency of the local clock generator 30 in dependence on the reference clock data.例文帳に追加

同期方法は、送信元データプロセッサ２から局所データプロセッサ４に、少なくとも局所プロセッサの宛先アドレスを含むフィールドと、パケットを非同期パケット交換網に送信した時刻を表す基準クロックデータを含むフィールドとを有するタイミングパケットを送信し、基準クロックデータに基づいて、局所クロック発生器３０の周波数を制御する。 - 特許庁

When the clock signal for driving each magnetic sensor to each magnetic sensor (coil) input in a registered unit is amplified to each predetermined value, the clock signal for driving each magnetic sensor is alternately changed at each predetermined changing interval time, and the clock signal for driving each magnetic sensor is amplified so as to be increased at each predetermined amplification interval time.例文帳に追加

レジスタ部に入力された各磁気センサ（コイル）に対する各磁気センサ駆動用のクロック信号をそれぞれ所定値まで増幅するときに、各磁気センサ駆動用のクロック信号を所定の切り替え間隔時間毎に交互に切り替えて、各磁気センサ駆動用のクロック信号を所定の増幅間隔時間毎にそれぞれ大きくなるように増幅させる。 - 特許庁

In the case of transmitting network synchronizing line data from an electronic exchange 2 to be a master station to the transmitting device 5 to be a slave station for directly receiving a clock signal, a network synchronizing output device 1 extracts a network synchronizing clock signal from the network synchronizing line data to convert and transmit the network synchronizing clock signal to the transmitting device 5.例文帳に追加

網同期出力装置１は、電子交換機２が上位局で網同期用回線データを配下のクロック信号を直接受信する伝送装置５に送信する場合、網同期用の回線データから網同期用クロック信号を抽出することにより、伝送装置には網同期用クロック信号に変換して送信する。 - 特許庁

Each slave apparatus 200 adjusts an input signal voltage of a clock generating section 206 in own apparatus, on the basis of the carrier adjustment signal Creg received from the master apparatus 100 so as to match an oscillated frequency fs of the main clock generating section 206 of its own apparatus with the oscillated frequency fm of a main clock generating section 102 of the master apparatus 100.例文帳に追加

各スレーブ装置２００は、マスタ装置１００から受信したキャリア調整信号Ｃｒｅｇに基づいて、自装置内のクロック生成部２０６の入力信号電圧を調整することにより、自装置内のメインクロック生成部２０６の発振周波数ｆｓをマスタ装置１００のメインクロック発生部１０２の発振周波数ｆｍと一致させる。 - 特許庁

A phase error detection section 4 calculates the phase error between the regenerated data and the regenerated clock, a feedback amount calculation section 6 obtains a feedback amount in proportion to the phase error, and a clock generating section 2 uses the feedback amount to correct sum data outputted from a center frequency calculation section 8 and accumulates the sum after the correction to generate the recovery clock.例文帳に追加

位相誤差検出部４にて、受信データと再生クロックとの位相誤差を演算し、帰還量計算部６にて、その位相誤差に比例した帰還量を求め、クロック発生部２にて、その帰還量を用いて、中心周波数計算部８が出力してくる加算データを補正し、その補正後の加算値を累積加算することで、再生クロックを生成する。 - 特許庁