「Clock In」に関連した英語例文の一覧と使い方(73ページ目) - Weblio英語例文検索

A packet selection circuit 5a is provided in a pre-stage of a clock regenerative circuit 22 and a data reproducing circuit 21 to select a packet with a desired transmission rate and excludes a packet with a transmission rate that may possibly disturb clock regeneration.例文帳に追加

クロック再生回路２２及びデータ再生回路２１の前段にパケット選択回路５ａを設けて、所望の伝送速度のパケットを選択し、クロック再生動作を乱す可能性のある伝送速度のパケットを排除する。 - 特許庁

In such a system, the optimization is achieved by adjusting a pull-up resistance 15-1 and setting a clock frequency which is as suitable as possible so that high-voltage and low-voltage levels of data and a clock securely meet predetermined specifications.例文帳に追加

そのようなシステムでは、最適化は、プルアップ抵抗を調整し、可能な最良のクロック周波数を設定して、データ／クロックの高電圧および低電圧レベルが確実に所定の仕様内に収まるようにすることで達成される。 - 特許庁

This IP terminal device provided with a synchronization function, which receives a synchronous timing packet transmitted by anther IP terminal device in a fixed interval and makes an internally generated clock synchronize with the clock of a transmitting side, is provided with the following means.例文帳に追加

他のＩＰ端末装置が一定間隔で送信した同期タイミングパケットを受信して内部で発生されたクロックを送信側のクロックに同期させる同期機能を備えるＩＰ端末装置において、次の手段を備える。 - 特許庁

A clock rate estimate section 14 extracts the arrival time of the packet transmitted at a prescribed arrival interval on the basis of the arrival time stored in the packet arrival time storage section 13 and obtains an average of the arrival intervals to calculate an estimate value of a clock rate.例文帳に追加

クロックレート推定部１４は，パケット到着時刻記憶部１３の到着時刻から，所定の到着間隔で送出された到着時刻を抽出し，到着間隔の平均値を求めてクロックレートの推定値を算出する。 - 特許庁

Thus, even when the length of one cycle of the control signals tx and ty in an output circuit is turned to be equivalent to one clock of the external clock CLK, parallelly inputted 2-bit data are successively and serially outputted.例文帳に追加

従って、出力回路における制御信号ｔ_x及びｔ_yの１周期の長さを外部クロックＣＬＫの１クロック分に相当させても、パラレルに入力された２ビットのデータを順次シリアルに出力することができる。 - 特許庁

By such operation, when reliability of the reproduced signal S1 is low, the PLL circuit 12 becomes hard to follow the reproduced signal S1, an increase in jitter of a generated clock CLK is suppressed, a stable clock CLK is supplied.例文帳に追加

このような動作によって、再生信号Ｓ１の信頼性が低いとき、ＰＬＬ回路１２が再生信号Ｓ１に追従しにくくなり、生成されるクロックＣＬＫのジッタの増加が抑制され、安定したクロックＣＬＫが供給される。 - 特許庁

An input signal optical pulse train 21 is injected in a first mode synchronous semiconductor laser 1 to sample the same frequency sampling clock optical pulse train 22, which has a frequency equal to the clock frequency of the pulse train 21 and a timing synchronized with that of the pulse train 21.例文帳に追加

第１のモード同期半導体レーザ１に入力信号光パルス列２１を注入してそのクロック周波数と周波数が等しくタイミング同期した同一周波数抽出クロック光パルス列２２を抽出する。 - 特許庁

To provide an expected system that operates with a low system clock for the next-generation optical disk system with a double speed assumed, because a system clock has to be equal to or more than a data rate and a channel rate is high in the conventional signal reproducing device.例文帳に追加

従来の信号再生装置では、システムクロックはデータレート以上である必要があり、チャネルレートが高く、かつ、倍速の想定される次世代の光ディスクシステムでは、低いシステムクロックで動作するシステムが望まれている。 - 特許庁

To provide a clock reproducing method with which accurate clock reproduction can be performed even if a duty ratio of Manchester data is considerably varied, and a Manchester decoding method in small circuit scale with which Manchester data can be decoded without using a unique word or the like.例文帳に追加

マンチェスタデータのデューティ比が大きく変動しても、精度の良いクロック再生が可能なクロック再生方法と、ユニークワード等を用いないマンチェスタデータの復号が可能な、回路規模の小さいマンチェスタ復号方法とを提供する。 - 特許庁

In the demodulating device of a digital quadrature modulated signal, a clock which is synchronized with a timing synchronizing signal and whose frequency is higher than that of the timing synchronizing signal is used as a sampling clock at the time of sampling a PSK modulated signal.例文帳に追加

デジタル直交変調信号の復調装置では、ＰＳＫ変調信号をサンプリングする際に、タイミング同期信号に同期していて、このタイミング同期信号よりも周波数が高いの周波数のクロックを、サンプリングクロックとして用いる。 - 特許庁

To provide an image data receiving apparatus capable of being operated synchronously with a system clock of an encoder side (server side) even in the case of using a decoder on which no clock reference type PLL circuit is mounted.例文帳に追加

ＰＳ−ＬＳＩをＭＰＥＧ２デコーダＬＳＩとして用いて画像データ受信装置を構成した場合、クロックリファレンスを基準としたＰＬＬ回路が搭載されていないため、エンコーダのシステムクロックと同期をとることができない。 - 特許庁

On the other hand, local clock signals CLK_C, CLK_D from the external units of the semiconductor chip 2 are distributed from a local clock route buffer 8 at the center of the local region on the semiconductor chip 2 with the shape of a local tree in the local region.例文帳に追加

一方、半導体チップ２の外部からのローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄは、半導体チップ２上ローカル領域内中央のローカルクロックルートバッファ８から、そのローカル領域内でローカルなツリー状に分配される。 - 特許庁

A time-digital converting part converts one period T information of an input clock signal into a digital signal to generate a rough period information signal and a fine period information signal and generates a clock signal delayed in many ways therefrom.例文帳に追加

時間−デジタル変換部は、入力クロック信号の一周期Ｔ情報をデジタル信号に変換させて粗周期情報信号と微細周期情報信号とを発生させ、そこから多様に遅延されたクロック信号を発生させる。 - 特許庁

When the timing for driving the solid state image sensor is controlled for a variation in system clock frequency informed from the signal processing section, image quality of the image signal can be kept constant even if the system clock frequency is varied.例文帳に追加

さらに、前記信号処理部より通知されたシステムクロック周波数の変化に対して、固体撮像素子の駆動タイミングを制御すれば、システムクロック周波数が変わっても画像信号の画質を一定に保つことが可能となる。 - 特許庁

A voltage signal generation circuit includes a voltage signal generator, an initialization terminal IRT supplied with an initialization signal IRS, and first and second clock terminals CK1 and CK2 supplied severally with clock signals CLK and CLK different in phase.例文帳に追加

電圧信号発生器、初期化信号ＩＲＳが供給される初期化端子ＩＲＴと、位相の異なるクロック信号ＣＬＫ，／ＣＬＫがそれぞれ供給される第１および第２クロック端子ＣＫ１，ＣＫ２を備える。 - 特許庁

Then the control part 21 sets a dot clock frequency in a dot clock output part 3 based on the frame rate code, outputs a display control signal to an output part 4 and compares a present frame frequency with the frame frequency immediately before it.例文帳に追加

そして、制御部２１は、このフレームレートコードに基づいてドットクロック周波数をドットクロック出力部３へ設定し、表示制御信号を出力部４へ出力し、現在のフレーム周波数と直前のフレーム周波数を比較する。 - 特許庁

A trimming is performed by measuring a clock signal CLK when a variable resistance circuit 72 in a clock signal generating circuit 70 is set to a prescribed resistance value on design and determining variation from the designed value of a resistance value.例文帳に追加

クロック信号発生回路７０内の可変抵抗回路７２を、設計上の所定の抵抗値に設定した場合のクロック信号ＣＬＫを計測することにより、抵抗値の設計値からのバラツキを判定し、トリミングを行なう。 - 特許庁

Since the phase of a symbol clock signal 136 when the power supply is stopped is held in a counter, the clock signal 136 can be restarted at the same phase by using the counter after the period elapses.例文帳に追加

また、電源供給が停止された際のシンボルクロック信号１３６の位相が、カウンタ１４３に保持されているため、前記期間の経過の際には、そのカウンタ１４３を用いてシンボルクロック信号１３６が同じ位相で再開される。 - 特許庁

To provide a semiconductor device in which entering of a noise superimposed on an external clock signal externally supplied can be prevented and a cross talk noise between a DQ signal outputted to the outside and an external clock signal can be suppressed.例文帳に追加

外部から供給されるの外部クロック信号に載ったノイズの侵入を防ぎ、外部へ出力するＤＱ信号と外部クロック信号との間のへクロストークノイズを抑制することが可能な半導体装置を提供する。 - 特許庁

To provide a signal controller having a plurality of signal processing circuits which are respectively equipped with a clock generating part, capable of executing the synchronization of the clock generating part in each signal processing circuit without generating the problem of electromagnetic radiation or skew.例文帳に追加

それぞれがクロック発生部を備えた複数の信号処理回路を有する信号制御装置で、電磁放射やスキューの問題を発生させることなく各信号処理回路におけるクロック発生部の同期合わせを行う。 - 特許庁

An output control part generates the first signal and the second signal in response to the main clock signal, a polarity inversion signal for controlling the polarity of the voltage of color data outputted to the panel, and a first clock signal.例文帳に追加

出力制御部は前記メインクロック信号、パネルに出力されるカラーデータの電圧の極性を制御する極性反転信号及び第１クロック信号に応答して前記第１信号及び前記第２信号を発生する。 - 特許庁

To provide a clock generating device which can generate a clock synchronizing with a signal being hard to synchronize owing to low appearance frequency of the pulse under situation in which signals having different frequencies each other are mixed.例文帳に追加

互いに異なる周波数を有する信号が混在する状況下、そのパルスの出現頻度が低いために同期をとることが困難な信号に同期したクロックを生成することのできるクロック生成装置を提供する。 - 特許庁

In the pixel clock generator, a detection circuit 3 counts high frequency clocks VCLK being generated from a high frequency clock generating circuit 2 during the period of horizontal sync signals 1 and 2 corresponding to the start and end points of scanning.例文帳に追加

画素クロック生成装置において、検出回路３は、走査の始点と終点に対応する水平同期信号１と水平同期信号２の期間に高周波クロック生成回路２で発生する高周波クロックＶＣＬＫをカウントする。 - 特許庁

This eliminates both the means for locking the read clock with an initial frequency and the time (lock up time) taken for locking the read clock at the initial frequency, resulting in the circuit scale and the signal read time being reduced.例文帳に追加

そのため、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間（ロックアップタイム）が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。 - 特許庁

When the clock signal from a clock input terminal CLK is at H level and an input signal from an input terminal IN is at L level, the NMOS TR N2 is made conductive by an output signal of the inverter IV2.例文帳に追加

クロック入力端子ＣＬＫからのクロック信号がＨレベルで、入力端子ＩＮからの入力信号がＬレベルとなっている場合は、インバータＩＶ２の出力信号により、ＮＭＯＳトランジスタＮ２はＯＮ状態となっている。 - 特許庁

Moreover, the well bias voltage is obtained from the level shift clock signal with the opposite phase given to another MOS transistor, and the drains are connected to produce the well voltage in a form of full wave rectification of the two level shift clock signals.例文帳に追加

さらに、もう一つのＭＯＳトランジスタにより、反対位相のレベル・シフト・クロック信号からもウェル・バイアス電圧を得て、これらのドレインを接続して、２つのレベル・シフト・クロック信号を全波整流した形で、ウェル電圧を生成する。 - 特許庁

The analog-to-digital converter 80 having its performance in the presence of clock noise interference improved is equipped with a sampling clock phase selecting circuit 85 and so controlled as to operate at optimum sampling time intervals against interference noise.例文帳に追加

クロック雑音干渉が存在するときの性能を改善したアナログ／デジタルコンバータ（８０）は、サンプリングクロック位相選択回路（８５）を備え、干渉雑音に対して最適なサンプリング時間間隔でコンバータが動作できるように制御される。 - 特許庁

To provide a data latch circuit capable of latching a data signal in synchronization with a clock signal, without generating an unwanted charging/discharging current, even if data signal inputting does not meet a setup timing and a hold timing of the clock signal.例文帳に追加

クロック信号に同期されてデータ信号をラッチする場合、不要な充放電電流を発生せず、データ信号の入力が、クロック信号のセットアップタイミング、ホールドタイミングに合わずなくてもラッチが可能なデータラッチ回路を提供する。 - 特許庁

In this system, the printer driver 103 of a printer client 101, 105 equipped with internal clock circuit 104 adds the time/date data from the clock circuit 104 of the printer client to a print job transmitted to the printer.例文帳に追加

本発明のシステムは、内部クロック回路（１０４）を備えるプリンタ・クライアント（１０１，１０５）のプリンタ・ドライバ（１０３）は、そのプリンタ・クライアントのクロック回路（１０４）からの時間／日付データを、プリンタに伝送される印刷ジョブに追加する。 - 特許庁

To provide a semiconductor memory device, which continuously outputs data synchronously with an external clock, in which a timing can be adjusted so as to simultaneously optimize a plurality of timings determined from one clock signal.例文帳に追加

外部クロックに同期して連続してデータを出力する半導体記憶装置であって、１つのクロック信号から定まる複数のタイミングを同時に最適化するようにタイミング調整することのできる半導体記憶装置を提供する。 - 特許庁

The integrated circuit directly controls the opening/closing of the clock control circuits 4-9 by use of interrupt effective control making the interrupt set in the peripheral circuit block effective, or specifies the one group among the clock opening/closing control settings.例文帳に追加

さらに、周辺回路ブロックに設定された割り込みを有効化する割り込み有効制御を用いて、直接クロック制御回路４〜９を開閉制御し、あるいはクロック開閉制御設定の１つのグループを指定する。 - 特許庁

To provide a circuit and a method for clock control which can decrease a circuit scale and eliminate a delay difference in a short time as compared with the case wherein a PLL circuit and a DLL circuit are used as a circuit which eliminates a delay difference on the whole clock transmission line.例文帳に追加

クロック伝達線全体での遅延差を無くす回路において、ＰＬＬ回路やＤＬＬ回路を用いた場合と比べて、回路規模を縮減し、短時間に遅延差を無くすことができるクロック制御回路及び方法。 - 特許庁

Each registration area (buffer) has a ring buffer structure reservation table (c) storing a clock counter value of a CPU, a registration quantity of the timer request, and timer registration information #0-#n of each the timer request in each identification value of a system clock (Tic) unit.例文帳に追加

各登録領域（バッファ）に、システムクロック（Ｔｉｃ）単位の識別値毎に、ＣＰＵのクロックカウンタ値、タイマ要求の登録数、各タイマ要求のタイマ登録情報＃０〜＃ｎを格納するリングバッファ構造予約テーブル（ｃ）を備える。 - 特許庁

A parallel-to-serial conversion circuit 37 to the output circuit 28A_1 converts image data PD into serial image data SD in 2-bit width synchronously with a clock BCLK (frequency: 54 MHz) from a bit clock generating circuit 35 and provides an output.例文帳に追加

出力回路２８Ａ_1では、並直列変換回路３７は、ビット・クロック生成回路３５からのクロックＢＣＬＫ（周波数：５４ＭＨｚ）と同期して画像データＰＤを２ビット幅の画像データＳＤに直列に変換して出力する。 - 特許庁

Data are transmitted together with a clock signal from a master to a slave, and an optical communication control apparatus 22 of a slave transmits the data to the master synchronously with an adjustment signal in which the clock signal transmitted from the master is adjusted by a delay line.例文帳に追加

マスタからスレーブへはクロック信号と共にデータを送信し、スレーブの光通信制御部２２は、マスタから送信されたクロック信号をディレイラインにより調整した調整クロック信号に同期してデータをマスタへ送信する。 - 特許庁

When a vehicle departs, a pattern analyzing section 24 obtains a departure frequency at the departure place for each departure clock time from information stored in the departure history memory section 12, and analyzes a distribution of the departure frequency for each departure clock time.例文帳に追加

車両の出発時に、パターン分析部２４は、出発履歴記憶部１２に記憶された情報から車両の出発地における出発時刻ごとの出発回数を求め、出発時刻ごとの出発回数の分布を分析する。 - 特許庁

To provide a temperature variation measuring device for measuring temperature variation with high precision without putting a reference clock oscillator in a thermostatic tank, without waiting until the frequency of the clock signal is stabilized and without disturbing the temperature to be measured.例文帳に追加

基準クロック発振器を恒温槽に入れなくても，また，クロック信号の周波数が安定になるまで待たなくても，被測定温度を乱すことなく高い精度で温度変化を測定し得る温度変化測定装置を提供する． - 特許庁

To generate a recording/reproducing clock for a pattern recorded in a data area without degrading a format efficiency of a patterned media as much as possible regarding a method for generating a patterned media clock, patterned media, and information recording/reproducing system.例文帳に追加

パターンドメディアクロック生成方法、パターンドメディア及び情報記録再生装置に関し、パターンドメディアに対し、フォーマット効率を極力悪化させないで、データ領域に記録したパターンに対し正確な記録再生クロックを生成する。 - 特許庁

To recognize the state of the whole of an image forming system in a short period of time without increasing signal wires other than a data signal wire and a clock signal wire which are required for a clock synchronization type serial communication, and at the same time, to increase the reliability of the communication.例文帳に追加

クロック同期式シリアル通信に必要なデータ信号線とクロック信号線以外に信号線を増やすことなく、短時間で画像形成システム全体の状態を認識すると共に、通信の信頼性を向上させること。 - 特許庁

A second clock generation means 35b, 36b and 37b can generate a second synchronous clock CK2 whose phase is synchronized with that of the input signal in a second frequency range having a range overlapping on the first frequency range.例文帳に追加

第２クロック生成手段３５ｂ、３６ｂ、３７ｂは、前記入力信号に対して位相同期した第２同期クロックＣＫ２を、前記第１周波数範囲と重複する範囲を有する第２周波数範囲において生成可能である。 - 特許庁

To simply and accurately grasp a storage data quantity of a buffer memory without incurring a large-sized circuit scale and a high cost of an image pickup device even when a clock for processing image coding is asynchronous with a clock used by equipment in a post-stage.例文帳に追加

画像符号化処理用のクロックと後段の装置が使用するクロックとが非同期でも、回路規模の大形化や撮像装置の高価格化を招くことなく、簡単かつ正確にバッファメモリの蓄積データ量を把握できるようにする。 - 特許庁

This correction process determines whether a time difference between the obtained time information and the inner clock 12 is equal to or smaller than a predetermined allowable difference quantity 144 or not and if it is equal to or smaller than the difference quantity 144, the inner clock 12 is corrected in accordance with the time information.例文帳に追加

この補正処理では、取得した時刻情報と内部時計１２との時刻ずれが所定の許容ずれ量１４４以下か否かを判定し、以下であればその時刻情報に合わせて内部時計１２を補正する。 - 特許庁

In obtaining the sensor data of respective light receiving elements formed by a pair of line sensors of the AF sensor from the AF sensor, a CPU imparts the clock pulses of the prescribed period to the AF sensor and has the sensor data outputted therefrom by synchronizing the same with the clock pulses.例文帳に追加

ＡＦセンサの一対のラインセンサにより生成された各受光素子のセンサデータをＡＦセンサから取得する際にＣＰＵはＡＦセンサに所定周期のクロックパルスを与え、クロックパルスに同期させてセンサデータを出力させる。 - 特許庁

To improve fading resistance for improved reception quality, even if a frequency selective fading is present by considering selecting method of a regeneration clock that is used as an operation clock, in a branch-switching diversity receiver.例文帳に追加

ブランチ切替ダイバーシチ受信装置において、動作クロックとして用いる再生クロックの選択方法を検討することにより、周波数選択性フェージングが存在する場合等にも、フェージング耐性を向上させて受信品質を改善する。 - 特許庁

The correcting means 56 is electrically connected to the clock generator 62 to give an individual correction curve to each scanning line, thus modulating the frequency of the clock generation means for each scanning line in accordance with its correction curve.例文帳に追加

補正手段（５６）はクロック生成器（６２）に電気的に接続されて、各走査線に対する個々の補正曲線をもたらし、各走査線に対するクロック生成手段の周波数をそれぞれの補正曲線に従って変調する。 - 特許庁