「Clock In」に関連した英語例文の一覧と使い方(72ページ目) - Weblio英語例文検索

For example, when the output voltage Vout is low, the divider 5 outputs a clock of a frequency f_0, as it is, and with the increase in the output voltage Vout, it outputs a clock of low frequencies in such a manner as f_0/2, f_0/4, and f_0/8, and so on.例文帳に追加

例えば、出力電圧Ｖｏｕｔが低いときは、分周器５はそのまま周波数ｆ_０のクロックを出力し、出力電圧Ｖｏｕｔが高くなるに従って、ｆ_０／２、ｆ_０／４、ｆ_０／８、・・・というように低周波数のクロックを出力する。 - 特許庁

By clock signals CLK generated in a clock signal generation part 54 provided in one controller unit 16-1, each of the sample-and- hold circuit parts 50 of the controller units 16 is triggered and simultaneously operated and the sampling of the corresponding sensor signals and data storage are performed.例文帳に追加

１つのコントローラユニット１６−１に備えたクロック信号発生部５４で発生させたクロック信号ＣＬＫで、コントローラユニット１６の夫々のサンプルホールド回路部５０をトリガし一斉に動作させ、対応するセンサ信号のサンプリング及びデータ格納を行わせる。 - 特許庁

A counter is connected to the state indicator and a system clock, it receives a measured value of system time from the system clock, it receives data related to the indication when the CPU is in the first state, and it generates a counter value indicating time the CPU is in the first state.例文帳に追加

カウンタは状態インジケータおよびシステムクロックに接続し、システムクロックからシステム時間の計測値を受け取り、ＣＰＵが第１の状態の時に、表示に関連するデータを受け取り、ＣＰＵが第１の状態である時間を示すカウンタ値を生成する。 - 特許庁

To provide a semiconductor memory device in which circuit area can be reduced by performing generation of a DLL clock driving a data output circuit before the data output circuit in a semiconductor memory device operated synchronizing with rise/fall of an external clock.例文帳に追加

外部クロックの立上り／立下りに同期して動作する半導体記憶装置において、データ出力回路を駆動するＤＬＬクロックの発生をデータ出力回路以前において行なうことによって回路面積を削減できる半導体記憶装置を提供する。 - 特許庁

To keep positional relation between data signals and clock signals fixed at all times by a simple configuration in an optical transmitter for performing optical phase modulation by the data signals, applying optical intensity modulation in synchronism with the clock signals and transmitting optical signals.例文帳に追加

データ信号により光位相変調を行いさらに、クロック信号に同期して光強度変調を加えて光信号を送信する光送信機において、該データ信号と該クロック信号との間の位相関係を、簡単な構成で、常に一定に保つようにする。 - 特許庁

The shift voltage is based on a reference shift value, so that the sum of a minimum resolution value of output of the averaging section and an offset value of the shift voltage in the period of the reference clock is a minimum resolution value of the AD conversion section, and is different in each period of the reference clock.例文帳に追加

シフト電圧は、基準シフト値を基準として、平均化部の出力の最小分解能の値とシフト電圧の前記基準クロックの周期間のオフセット値との合計がＡＤ変換部の最小分解能の値となり、基準クロックの周期毎に異なる。 - 特許庁

To provide a clock generation circuit capable of avoiding a long-term stop of clock output without adding a circuit for oscillating an auxiliary oscillator and normally operating a circuit in a subsequent stage even in the event of a short-period lock releasing of a PPL circuit.例文帳に追加

予備の発振子を発振させる回路を追加することなく、クロック出力の長期間の停止を回避できると共に、ＰＬＬ回路の短期間のロック外れが発生しても、後段の回路の正常な動作を図れるクロック発生回路を提供する。 - 特許庁

More specifically, the DFFs 11, 12, 13, 14 fetch and hold data from a data input terminal D in synchronism with the rising of the reference clock CLK, and then output it from a data output terminal Q in synchronism with the rising of the next reference clock CLK.例文帳に追加

つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。 - 特許庁

To dispense with cable connection used for synchronizing sensors with each other corresponding to the disposition of sensors and to the movement, etc. of the sensor themselves; and to correct clock errors among the sensors by performing processing in a positioning device in order to dispense with a transmission station used for correcting the clock errors.例文帳に追加

センサの配置やセンサ自体の移動などに対応してセンサ間の同期をとるためのケーブル接続を不要とし、また、時計誤差を補正するための送信局を不要とするために、測位装置内の処理でセンサ間の時計誤差の補正を可能にする。 - 特許庁

The value of the comparison register 30 is added or subtracted to correct the error between the clocks in an image processing system, when the error is generated between values in a second value register 70 for counting a clock from a second circuit 60 carrying out a roll of the RTC (real time clock) and the present time value 50.例文帳に追加

ＲＴＣ（リアルタイムクロック）の役割を果たす秒回路６０からのクロックをカウントする秒値レジスタ７０と現在時刻値５０の値に誤差が生じた場合は、比較レジスタ３０の値を加減算することで、画像処理システム内のクロック間の誤差を補正する。 - 特許庁

To make the variable width of an oscillation frequency small without depending on the dispersion of an oscillation frequency of a clock signal when the oscillation frequency is changed so as to prevent higher harmonics of the clock signal to be used in data processing from being included in a frequency band used in radio reception in a radio terminal device having a data processing function in addition to a voice call communication function.例文帳に追加

音声通話機能に加えてデータ処理機能を有する無線端末装置において、データ処理に使用するクロック信号の高調波が無線受信で使用している周波数帯に含まれないよう発振周波数を変える際に、クロック信号の発振周波数のバラツキによらず発振周波数の可変幅を小さくする。 - 特許庁

Each of clock generating means 121-123 in a reception circuit 12 detects a phase difference between a received data signal and the received fastest clock signal, generates a phase information signal and selects a forward phase or a backward phase of the received fastest clock signal according to a logic level of the generated phase information signal, thereby generating a generation clock signal of a pseudo frequency of a data signal for retiming the data signal.例文帳に追加

受信回路１２内のクロック生成手段１２１〜１２３は、受信したデータ信号と受信した最速クロック信号との位相差を検出して位相情報信号を生成し、その位相情報信号の論理レベルに応じて、受信した最速クロック信号の正相又は逆相を選択することにより、データ信号をリタイミングするためのデータ信号の擬似的な周波数の生成クロック信号を生成する。 - 特許庁

In this semiconductor memory, a clock input buffer which outputs an internal clock signal INCLK is provided, and a NOT circuit 15 into which a external signal/CS is input is provided; and the output of the NOT circuit 15 and a refresh demand signal RFR are input, and an OR circuit 16 which outputs their logical sum as an internal clock enable signal INCE to the clock input buffer 10 is provided.例文帳に追加

半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。 - 特許庁

A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level.例文帳に追加

クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 - 特許庁

A special insertion part 5 inserts a selector circuit for selecting the enable signal when a delay dispersion value of an integrated circuit is the upper limit value of delay dispersion or less, and for selecting a signal of fixing the clock gating circuit in a clock signal passing state, and the clock gating circuit with a selector comprising the clock gating circuit with a signal selected by the selector circuit input into an enable input terminal.例文帳に追加

特別挿入部５により、集積回路の遅延ばらつき値が遅延ばらつき上限値以下であるときにイネーブル信号を選択し、そうでないときには、クロックゲーティング回路をクロック信号が通過する状態に固定する信号を選択するセレクタ回路と、そのセレクタ回路により選択された信号がイネーブル入力端子に入力されるクロックゲーティング回路からなる、セレクタ付きクロックゲーティング回路を挿入する。 - 特許庁

This device is obtained by improving a transport stream generator having a transmission clock generator for generating a transmission clock, digital information storage part for storing transport stream data, FIFO memory for outputting the transport stream data on the basis of the transmission clock of the transmission clock generator and CPU for reading the transport stream data out of the digital information storage part and writing them in the FIFO memory corresponding to a write signal.例文帳に追加

本発明は、伝送クロックを発生する伝送クロック発生器と、トランスポートストリームデータを記憶するデジタル情報記憶部と、伝送クロック発生器の伝送クロックに基づいて、トランスポートストリームデータを出力するＦＩＦＯメモリと、デジタル情報記憶部のトランスポートストリームデータを読み出し、ライト信号によりＦＩＦＯメモリに書き込むＣＰＵとを有するトランスポートストリーム発生器に改良を加えたものである。 - 特許庁

In this case, by changing a permissible fluctuation range of the frequency ratio directly after the end flag flock is set and that of the frequency ratio in a steady-state, the effect of jitter included in the clock signal fx can be suppressed.例文帳に追加

この時、比較器６が完了フラグflockが立った直後と定常時で周波数比の許容変動幅を変化させることにより、クロック信号fxに含まれるジッタの影響を抑える。 - 特許庁

To provide a clock enabler circuit and a flip-flop circuit in which power consumption and a circuit area are reduced, consequently, an LSI can be made low in power consumption reduction and small in area.例文帳に追加

消費電力と回路面積を削減でき、ひいてはＬＳＩの低消費電力化、小面積化を図ることが可能なクロックイネーブラ回路およびフリップフロップ回路を提供する。 - 特許庁

In a period wherein a clock control signal Φb has a voltage Vdd, the SWa to be controlled is in an OFF operation state and the source voltage Vdd is charged in a capacity element Cp.例文帳に追加

クロック制御信号Φｂが電圧Ｖｄｄである期間では、制御対象ＳＷａはオフ動作状態にあり、容量素子Ｃｐに電源電圧Ｖｄｄが充電される。 - 特許庁

In this communication system 1, a clock is respectively incorporated in the respective pieces of PHS terminal equipment 8-1, 8-2, etc., and the respective pieces of the PHS terminal equipment 8-1, 8-2, etc., are normally in a sleep state and activated only at a prescribed time.例文帳に追加

各ＰＨＳ端末機８−１、８−２、…に夫々時計を内蔵し、各ＰＨＳ端末機８−１、８−２、…は、通常はスリープ状態で、所定の時刻にだけ起動させる。 - 特許庁

This power control device comprises a body 18, a clock 11 incorporated in the body 18, an electric circuit incorporated in the body 18, and a setter 12 incorporated in the body 18 and setting a time.例文帳に追加

本体１８と、本体１８に内蔵される時計１１と、本体１８に内蔵される電気回路と、本体１８に内蔵され時刻を設定する設定器１２とから構成されている。 - 特許庁

In the electronic camera where a plurality of modes for conducting different processings can be selected, a system clock frequency in the inside of the electronic camera is selected, in response to the selection of the mode.例文帳に追加

互いに異なる処理が実行される複数のモードに切り換えが可能な電子カメラにおいて、前記モードの切り換えに応じて、前記電子カメラ内部のシステムクロック周波数を切り換える。 - 特許庁

A CPU 102 stores sample data in storage areas 200_1 and 200_2 in order according to a clock signal C output from an inverter 30 in each cycle twice as long as a sampling cycle.例文帳に追加

ＣＰＵ１０２は、サンプリング周期の２倍周期毎にインバータ３００から出力されるクロック信号Ｃに従って、格納領域２００＿１及び２００＿２に順にサンプルデータを格納する。 - 特許庁

In transmission of digital pixel data in a forward direction, there are horizontal and vertical blanking periods during which special characters are transmitted in order to resynchronize the digital pixel data to a clock signal.例文帳に追加

順方向のデジタル画素データの伝送においては、水平及び垂直帰線消去期間があり、その間に特殊文字が伝送されて、デジタル画素データをクロック信号と再同期させる。 - 特許庁

On the other hand, in a period when the output signal Y is in a low level, the transistor M3 in the second gate signal generator 13A repeats to charge the node β to a high level at a predetermined clock cycle.例文帳に追加

一方、出力信号Ｙがロウレベルの期間は、第２ゲート信号生成部１３ＡのトランジスタＭ３が所定のクロック周期でノードβをハイレベルに繰り返し充電する。 - 特許庁

In this case, in parallel N-bit constitution, the first N bits of a sequence are read to output, remaining bits are shifted and new N bits are generated all in one clock cycle.例文帳に追加

並列Ｎ−ビット構成では、シーケンスの最初のＮビットが出力に読み出され、残りのビットをシフトさせ、新しいＮビットを発生することを、全て１クロック・サイクルで行う。 - 特許庁

The FIFO device processes the result of the sampling made by the sampling circuit in a first-in first-out method in response to the first edge of the second clock signal output from the delay circuit.例文帳に追加

ＦＩＦＯ装置は、遅延回路から出力された第２クロック信号の第１エッジに応答して第１サンプリング回路によるサンプリング結果を先入先出法で処理する。 - 特許庁

The disk eccentric component included in the head position signal is extracted, the system clock of a recording system signal processing circuit 22 is modulated in phase in accordance with the disk eccentric component and the jitters are suppressed.例文帳に追加

ヘッド位置信号に含まれるディスク偏芯成分を抽出し、このディスク偏芯成分に応じて記録系信号処理回路２２のシステムクロックを位相変調し、ジッタを抑制する。 - 特許庁

Thus, the user connects the imager 1 and the television 2 only for transmission of image data, resulting in setting of the date and the time of the built-in clock housed in the imager 1.例文帳に追加

このようにして、ユーザが映像データ伝送のために撮像装置１とテレビ２とを接続するだけで、撮像装置１に内蔵された時計の日付や時刻を設定することができる。 - 特許庁

The testing device outputs such a test output that is recognized as low-speed data of 25 MHz from the outside of the LSI, though the clock recovery circuit 1 in the LSI operates practically by a high-speed clock of 125 MHz, for example.例文帳に追加

そして、実際にはＬＳＩ内部のクロックリカバリ回路１はたとえば１２５ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部からは２５ＭＨｚの低速データとして認識されるような試験出力を外部に出力させる。 - 特許庁

A reservation monitoring program 105 resides always in a personal computer and executes reserved picture recording, on the basis of AV contents for executing the reserved picture recording made by a reserved picture recording setting program 104, and time supplied from an RTC (real time clock).例文帳に追加

予約監視プログラム１０５は、パーソナルコンピュータに常駐し、予約録画設定プログラム１０４が生成した予約録画を実行させるＡＶコンテンツ、及び、ＲＴＣ(Real Time Clock)から供給される時刻を基に、予約録画を実行する。 - 特許庁

When a MPEG2-TS from a digital broadcasting tuner is inputted and recorded) on a recording and reproducing device 10, a clock-generating part 90 generates a PLL to obtain the clock synchronized with a PCR included in the MPEG2-TS.例文帳に追加

デジタル放送チューナからのＭＰＥＧ２−ＴＳを記録再生装置１０に入力して記録する場合にクロック生成部９０がＰＬＬを形成し、ＭＰＥＧ２−ＴＳに含まれるＰＣＲに同期したクロックが得られるようにする。 - 特許庁

A CPU 15 starts counting of time based on a clock pulse of an own clock oscillator (S11), and reads a data signal D2 when the time Ts (reference time) is counted (step S15) unless a rising edge is not detected ('Y' in S12).例文帳に追加

ＣＰＵ１５は、自己のクロック発振器のクロックパルスに基づき時間をカウントを開始し（Ｓ１１）、立上りエッジが検出されなければ（Ｓ１２で「Ｙ」）、時間Ｔｓ（基準時間）カウントされたときにデータ信号Ｄ２を読み取る（ステップＳ１５）。 - 特許庁

When the attenuation is temporarily determined, if the COMP signal is "L" in a second clock consecutive to the first clock, the control circuit 40 holds an RF-ATT signal at "L", and disables the attenuator 24.例文帳に追加

減衰の実施を仮決定した状態で、第１クロックに連続する第２クロックにおいて、ＣＯＭＰ信号が’Ｌ’であれば、制御回路４０は、ＲＦ−ＡＴＴ信号を’Ｌ’にホールドし、減衰器２４を非減衰作動状態にする。 - 特許庁

To enable double-speed clock operation (double-speed digitized operation) and an accurate and economical measurement of an operation signal of a semiconductor activated at a high frequency, by activating two units of low priced digitizers operating at a low speed clock in parallel.例文帳に追加

低速なクロックで動作する安価なデジタイザを２台並列に動作させることによって、倍速クロック動作（倍速デジタイズ動作）が可能となり、高周波数で駆動する半導体の動作信号を精度良く且つ経済的に測定する。 - 特許庁

A horizontal synchronizing signal in a laser beam system is inputted into counter circuits B807, C808 as a clock signal, and a driving pulse signal of a pulse motor for driving a regist roller is inputted into a counter circuit A806 as a clock signal.例文帳に追加

カウンタ回路Ｂ８０７，Ｃ８０８にはクロック信号としてレーザビーム方式における水平同期信号が入力され、カウンタ回路Ａ８０６にはクロック信号としてレジローラ駆動用のパルスモータの駆動パルス信号が入力されている。 - 特許庁

A flag generation part 56c performs counting operation in synchronism with the clock CK2 synchronized with the internal clock, clears the counter output once the detection pulse PhO is inputted, and sets a flag (n) when the count value reaches a predetermined value.例文帳に追加

フラグ発生部５６ｃは内部クロックに同期したクロックＣＫ２に同期してカウント動作を行い、検出パルスＰｈＯが入力されたらカウンタ出力をクリアし、カウント値が予め決められた値に達したらフラグｈを立てる。 - 特許庁

Positions of pixels of the video image to be displayed on the screen are transferred by a fact that frequency of a reading clock signal to be generated by a reading clock control circuit is modulated and the video image is extended and compressed in the short axis direction.例文帳に追加

読み出しクロック制御回路により発生される読み出しクロック信号の周波数が変調されることにより画面上に表示される映像の画素の位置が移動し、映像が短軸方向に伸張および圧縮される。 - 特許庁

Then the signal is regenerated from the magneto-optical disk 100 through synchronizing with the regenerative clock, in which the delay quantity is changed and delay quantity of the regenerative clock by which an error rate of the regenerative signal becomes lower than 1×10-5, is obtained.例文帳に追加

そして、遅延量を変化させた再生クロックに同期して光磁気ディスク１００から信号を再生し、その再生した再生信号のエラーレートが１×１０^-5よりも低くなる再生クロックの遅延量を求める。 - 特許庁

To provide a DPPLL(digital processing phase lock loop) capable of restarting clock oscillation in a remarkably short time after restoring a power source at hitting of a power source by reducing time from the supply of power to the start of the clock oscillation.例文帳に追加

電源が投入されてからクロック発振を開始するまでの時間を短縮できるＤＰＰＬＬ回路、電源瞬断時における電源復旧後、ごく短時間でクロック発振を再開できるＤＰＰＬＬ回路を提供する。 - 特許庁

A clock signal CLK, to be used as a reference for on output signal with reference to a 1394 LSI 10, is generated from a clock generation part 2, and a timing signal EN, corresponding to the data length of a TS-packet, is generated in a timing generation part 3.例文帳に追加

クロック発生部２からは、１３９４ＬＳＩ１０に対する出力信号の基準となるクロック信号ＣＬＫが生成され、タイミング発生部３では、ＴＳ−パケットのデータ長に応じたタイミング信号ＥＮが発生される。 - 特許庁

A frequency dividing ratio is determined based on the audio information by the frequency divider 120, and a PLL clock signal outputted from an analog PLL circuit 130 is frequency-divided in the frequency dividing ratio and outputted as a comparative clock signal.例文帳に追加

分周器１２０により前記音声情報に基づいて分数比が決定され、アナログＰＬＬ回路１３０が出力するＰＬＬクロック信号が前記分周比で分周されて、比較クロック信号として出力される。 - 特許庁

When an exception detection processing part 16 detects the generation of exceptional processing, a clock stop controlling part 12 copies the 1 of the F/F 13 to an F/F 14, and sets 0 in the F/F 13, and supplies the clock CLK to the processor core 11.例文帳に追加

例外検出処理部１６が例外処理発生を検出するとクロック停止制御部１２はＦ／Ｆ１３の１をＦ／Ｆ１４へコピーし、Ｆ／Ｆ１３に０を設定しクロックＣＬＫをプロセッサコア１１へ供給する。 - 特許庁

A transmission timing generator used in a transmit data path includes a high-frequency clock generator such as a phase lock loop and a delay lock loop or the like equipped with an input for receiving an oscillator or a base clock input.例文帳に追加

送信データ経路において使用する送信タイミング発生器が、オシレータ又は基準クロック入力を受取るための入力を具備しているフェーズロックループ又は遅延ロックループ等の高周波数クロック発生器を包含している。 - 特許庁

The clock signal CLK is distributed to each of a plurality of the unit chip regions 40 through the first clock wiring network 30, and distributed to a plurality of functional circuits 70, 130 in the identical phase through a plurality of the delay conditioning cells 55.例文帳に追加

クロック信号ＣＬＫは、第一クロック配線網３０を介して複数の単位チップ領域４０のそれぞれへ分配され、複数の遅延調整セル５５を介して複数の機能回路７０、１３０に同位相で分配される。 - 特許庁