「Clock In」に関連した英語例文の一覧と使い方(71ページ目) - Weblio英語例文検索

The remote control device transmits clock information that a remote control clock 1 was moved forward by a predetermined time to a plural of data collecting devices B (B1 to Bn) via a network communication wire C to move the built-in clock 7 (7A to 7n) forward by a predetermined time, when a winter time onset discriminating means 2 detects the onset time of the winter time.例文帳に追加

ウィンタータイム開始判定手段２がウィンタータイム開始時刻を検知した場合、遠隔制御装置時計１を所定時間遅らせた時計情報をネットワーク通信線Ｃを介して複数台のデータ収集装置Ｂ（Ｂ１、・・・、Ｂｎ）に送信し、内部時計７（７Ａ、・・・、７ｎ）を所定時間遅らせるものである。 - 特許庁

When the capacitive touch panel device is in a normal mode, an external clock generator provides an operation clock signal, and the external clock generator, a signal generator, a current detector, a current-voltage conversion circuit, an analog-digital conversion circuit, a filter, an interface controller, a microprocessor, and a touching position calculator are activated.例文帳に追加

静電容量式タッチパネル装置は正常モードの場合に、外部クロック生成器は操作クロック信号を提供するとともに、外部クロック生成器、信号生成器、電流検出器、電流−電圧変換回路、アナログ−デジタル変換回路、フィルター、インターフェースコントローラ、マイクロプロセッサ及び接触位置計算器が有効化される。 - 特許庁

On the occurrence of a fault in either of the 2 systems of the clock signal sources or when the phases of the clock signals CLK1, CLK2 are considerably deviated and the relation of the phases of the clock signals CLK1, CLK2 cannot be recovered for a long time, the lock signal CLK1 or CLK2 is immediately selected on the basis of a selection control signal.例文帳に追加

２系統のクロック信号源のうち何れか一方が故障した場合、あるいは クロック信号CLK1，CLK2の位相が著しくずれていて、クロック信号CLK1，CLK2間の位相関係が(長期間)改善されない場合には、選択切換制御信号に基づき、即座にクロック信号CLK1，CLK2の選択を実施するようにする。 - 特許庁

On the other hand, to generate an operation clock CK synchronized with the output clock of the FM detecting PLL circuit 8, a PL circuit 9 using 138 MHzVCO is provided, and a signal processing circuit 10 outputs a writing signal in synchronization with the operation clock CK generated by the PLL circuit 9.例文帳に追加

一方ＦＭ検波ＰＬＬ回路８の出力クロックに同期した動作クロックＣＫを生成するため、１３８ＭＨｚＶＣＯを用いたＰＬＬ回路９が設けられ、信号処理回路１０はこのＰＬＬ回路９により生成される動作クロックＣＫに同期して書込み信号を出力する。 - 特許庁

The reference clock N22 of the 1st internal clock generating circuit is supplied to a variable delay circuit 31 in the 2nd internal clock generating circuit 16.例文帳に追加

そして、第１の外部クロック信号を所定時間遅延させてそれに同期する第１の内部クロック信号をする第１の内部クロック発生回路と、第１及び第２の外部クロック信号の位相差を検出し、当該位相差を第１の内部クロック信号の位相に加えて第2の内部クロック信号を発生する第２の内部クロック発生回路とを有する。 - 特許庁

To easily recingnize frequency while using only one input pin for recognizing a reference clock frequency and to automatically perform the correction and change setting of an external interface timing in an integrated circuit where it is necessary to input a reference clock and set an input/output timing with the clock as a reference.例文帳に追加

基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路において、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行う。 - 特許庁

The semiconductor device comprising an internal circuit that uses a DLL clock outputted from a register control DLL, includes a means for generating clock enable signals for enabling or disabling the DLL clock applied to the internal circuit, in response to an operation signal and a non-operation signal for the semiconductor device.例文帳に追加

レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。 - 特許庁

The CPU 112 selects the system clock frequency of the system timer 111 to be the system clock frequency of the wireless communication system having the highest system clock frequency in a plurality of the wireless communication systems, and controls a timer period of the system timer 111 to be least common multiples of timer periods of the plurality of wireless communication systems.例文帳に追加

ＣＰＵ１１２は、システムタイマ１１１のシステムクロック周波数を、複数の無線通信システムの中でシステムクロック周波数が最も大きい無線通信システムのシステムクロック周波数とするとともに、システムタイマ１１１のタイマ周期を、複数の無線通信システムのタイマ周期の最小公倍数とするように制御する。 - 特許庁

The frequency of the clock SN1 for arithmetic operation generated by a means N1 of creating a clock for operation is controlled in accordance with the amount of arithmetic operation by an operation means N2 so as to match the necessary and sufficient clock frequency to the amount of its arithmetic operation by control means N5 while the operation means N2 performs arithmetic operation.例文帳に追加

演算手段Ｎ２が演算処理を行っている間は、制御手段Ｎ５により、演算用クロック作成手段Ｎ１が生成する演算用クロックＳＮ１の周波数を、演算手段Ｎ２による演算処理量に従って、その演算処理量に必要十分なクロック周波数に合わせるように制御する。 - 特許庁

A clock phase adjustment circuit 14 that varies a deviation in phase between a noise produced by a logic circuit section 7 through clock operation and a clock signal (c) to an A/D converter 6 by a setting instruction is provided to at least one input to the logic circuit section 7 or the A/D converter 6 acting like a processing circuit section.例文帳に追加

ロジック回路部７または処理回路部としてのＡ／Ｄコンバータ６の少なくとも一方の入力側に、ロジック回路部７がクロック動作することで発生するノイズとＡ／Ｄコンバータ６へのクロック信号ｃとの位相のずれ量を設定指示に応じて可変できるクロック位相調整回路１４を設けたものである。 - 特許庁

The clock recovery circuit recovering a clock from an input signal by using phase variable timing signal generating means 41, 42 in a feedback loop is configured such that the clock recovery circuit is provided with a means that shifts outputs CLKd', CLKb of the phase variable timing signal generating means 41, 42 from nearly the midpoint of the input signal.例文帳に追加

帰還ループ中の位相可変タイミング信号発生手段４１，４２を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段４１，４２の出力ＣＬＫｄ’，ＣＬＫｂを前記入力信号の略中央位置よりもずらす手段を備えるように構成する。 - 特許庁

The shift register includes: a transistor Q1 for supplying a clock signal CLK of a first clock terminal CK1 to an output terminal OUT; a transistor Q5 connected between a node N1 which is a gate node of the transistor Q1, and a second clock terminal CK2; and a transistor Q9 connected between the node N1 and an input terminal IN.例文帳に追加

シフトレジスタは、第１クロック端子ＣＫ１のクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、当該トランジスタＱ１のゲートノードであるノードＮ１と第２クロック端子ＣＫ２との間に接続するトランジスタＱ５と、ノードＮ１と入力端子ＩＮとの間に接続するトランジスタＱ９を備えている。 - 特許庁

At the time of transmission, transmission data outputted from a transmission part 102 are sent through a switch 105 to a transmission/reception path 106 and transmitted to an opposite side and are also inputted to the input of the clock reproduction circuit 103 through the switch 105 and the clock reproduction circuit 103 performs a clock reproduction operation in synchronism with the data on its side.例文帳に追加

送信時には送信部１０２から出力された送信データは、スイッチ１０５を通して送受信路１０６に送られ、相手側に伝送されると共に、スイッチ１０５を通してクロック再生回路１０３の入力にも入力され、クロック再生回路１０３は自分側のデータに同期してクロック再生動作を行う。 - 特許庁

The phase selection circuit 6 selects any one of equally divided phases of one clock period of an output clock signal vco_ck from the voltage-controlled oscillator 4, generates a phase shift clock signal pi_out having a leading edge in the selected phase, and feeds it as a feedback signal to the phase frequency comparator 1.例文帳に追加

位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。 - 特許庁

To solve the problem that it is difficult to perform distribution of long distance wiring of a frequency divided clock or a frequency dividing clock having a high GHz class frequency over the full surface of an LSI chip and to secure signal integrity, due to complication of a physical phenomenon caused by scale increase/high integration/density improvement of the LSI chip in a clock synchronizing system.例文帳に追加

クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。 - 特許庁

A PLL circuit 9 using a 138-MHz voltage-controlled oscillator is arranged in order to generate an operating clock CK synchronized with the output clock of the FM detection PLL circuit 8, and a signal processing circuit 10 outputs a write signal synchronizing with the operating clock CK generated by the PLL circuit 9.例文帳に追加

一方ＦＭ検波ＰＬＬ回路８の出力クロックに同期した動作クロックＣＫを生成するため、１３８ＭＨｚＶＣＯを用いたＰＬＬ回路９が設けられ、信号処理回路１０はこのＰＬＬ回路９により生成される動作クロックＣＫに同期して書込み信号を出力する。 - 特許庁

To provide an automatic frequency control method and an apparatus for a reference clock generator, by which a frequency is automatically controlled by inputting the reference clock of high accuracy in a high-stable oscillator inside the reference clock generator, synchronizing the frequency by a PLL circuit and storing a control voltage of the PLL circuit.例文帳に追加

基準クロック発生装置内部の高安定発振器を高精度のリファレンスクロックを入力しＰＬＬ回路により周波数同期を行い、ＰＬＬ回路の制御電圧を記憶させることで周波数を自動調整する基準クロック発生装置の周波数自動調整方法、装置を提供する。 - 特許庁

Thus, in data transmission between the transmission circuit section 1B and the transmission circuit section 2A, the data processing system adopts a system of transmitting the synchronizing signal to match phases of the clock signals unlike prior arts of adopting a system of transmitting a clock signal used for latch operations of data by both transmission and reception sides, and the image processing system needs not to transmit high frequency clock signals.例文帳に追加

よって、伝送回路部１Ｂ⇔伝送回路部２Ａのデータ伝送において、発信、受信双方で行うデータのラッチ操作に用いるクロックを伝送していた従来方式と違い、クロックの位相を合わせるための同期信号の伝送を行う方式とし、高周波クロックの伝送の必要がないシステムにする。 - 特許庁

Data taking-in sections 22 and 23 take in external data in response to a write trigger signal, respectively output the taken in data, and output a write-enable signal synchronized with a system clock signal.例文帳に追加

データ取り込み部２２，２３は、書き込みトリガ信号に応じて外部データを取り込みそれぞれ取り込みデータを出力するとともに、システムクロック信号に同期したライトイネーブル信号を出力する。 - 特許庁

The receiver stores the (MPEG2-TTS) packet in a receive buffer based on the system clock, extracts the time information contained in the packet, and reads out packets in the receive buffer in the order of the time.例文帳に追加

受信機は、（ＭＰＥＧ２−ＴＴＳ）パケットをそのシステムクロックに基づいて受信バッファに格納し、パケットに含まれる時刻情報を抽出して、受信バッファ内のパケットを時刻順に読み出す。 - 特許庁

Next, the synchronism of the decoded signal is discriminated in a second synchronism discriminating process ST16 and when the synchronism is not established, the clock signal having the frequency corresponding to an encoding rate ri-1 is assigned in a second clock signal updating process ST17.例文帳に追加

次に、第２の同期判定工程ＳＴ１６において復号信号の同期判定を行ない、同期が取れていない場合には、第２のクロック信号更新工程ＳＴ１７において符号化率ｒi-1 と対応する周波数を持つクロック信号を割り当てる。 - 特許庁

A timer circuit 10 having a counter 101 which performs the count operation on the basis of the frequency of a clock is provided with a count end value generation circuit 105 which automatically changes the count end value of the counter 101 in accordance with the variance in the clock frequency.例文帳に追加

クロックの周波数に基づいてカウント動作を行なうカウンタ１０１を有するタイマ回路１０において、クロック周波数の変動に応じて、カウンタ１０１のカウント終了値を自動的に変更するカウント終了値生成回路１０５が設けられている。 - 特許庁

A P channel MOS transistor 11 and an N channel MOS transistor 12 respectively connected to an internal normal rotation clock node ck and an internal inversion clock node ckb are shared by a try state inverter 1 included in a master latch and a try state inverter 5 included in a slave latch.例文帳に追加

マスターラッチに含まれるトライステートインバータ１とスレーブラッチに含まれるトライステートインバータ５とで、内部正転クロックノードｃｋおよび内部反転クロックノードｃｋｂにそれぞれ接続されるＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を共用する。 - 特許庁

To provide a timing verification method required in consideration of the difference of variation due to the difference of wiring layers since clock skew is generated when the ways of variation of wiring is different for every wiring layer, and the wiring layers to be used by a clock path are different in a semiconductor integrated circuit.例文帳に追加

半導体集積回路において、配線のばらつき方は配線層ごと異なるため、クロックパスで使用する配線層が異なると、クロックスキューを生じるため、配線層の違いによるばらつきの差を考慮したタイミング検証手法が必要である。 - 特許庁

After receiving a pulse of an external clock signal CLK, for example, a reference pulse signal RPUL with a narrower pulse width than the external clock signal is generated, and the RPUL is circulated in a delay ring part DLYRG to which a unit delay block DLYBK is connected in a ring shape.例文帳に追加

例えば、外部クロック信号ＣＬＫのパルスを受けて、これよりも細いパルス幅を備えた基準パルス信号ＲＰＵＬを発生し、単位遅延ブロックＤＬＹＢＫがリング状に接続されたディレイリング部ＤＬＹＲＧ内でこのＲＰＵＬを巡回させる。 - 特許庁

Next, synchronism of the decoded signal is discriminated in a first synchronism discriminating process ST12 and when the synchronism is not established, the clock signal having a frequency corresponding to an encoding rate ri+1 is assigned in a first clock signal updating process ST13.例文帳に追加

次に、第１の同期判定工程ＳＴ１２において復号信号の同期判定を行ない、同期が取れていない場合には、第１のクロック信号更新工程ＳＴ１３において符号化率ｒi+1 と対応する周波数を持つクロック信号を割り当てる。 - 特許庁

A reception signal identification means 2c detects data received from an output difference signal of the reception signal detection means 2a according to the clock outputted from the clock phase adjustment means 2b to identify whether or not a prescribed identification code is in existence in the received data.例文帳に追加

受信信号識別手段２ｃは、受信信号検出手段２ａの出力差分信号から、クロック位相調整手段２ｂの出力クロックに従って受信データを検出し、この受信データに所定識別符号が存在するか否かを識別する。 - 特許庁

When the FIFO memory 32 is in the steady-state and the increased amount of a data storage amount in an FIFO memory 12 is increased more than a prescribed amount, a command section 132 commands a clock generating section 30 to increase the frequency of a demodulation clock signal.例文帳に追加

ＦＩＦＯメモリ３２が定常状態の場合において、ＦＩＦＯメモリ１２におけるデータ蓄積量の増加分が所定量よりも多くなったとき、指令部１３２は復調用クロック信号の周波数を高くするようクロック生成部３０に指令する。 - 特許庁

To reduce the number of transmission lines for clock signals of different frequencies and to simplify a circuit scale of a reception circuit even if a frequency difference of clocks is a small, in a system for transmitting and receiving a plurality of data signals in an asynchronous relationship and synchronized with the clock signals of different frequencies.例文帳に追加

異なる周波数のクロック信号に同期した非同期関係にある複数のデータ信号を送受信するシステムにおいて、クロック信号の伝送線数を削減すると共に、各クロックの周波数差が小さくても受信回路の回路規模を簡略化する。 - 特許庁

The asynchronous interface synchronizes data between clocks 10, 11 by writing data in write buffers 20, 21 and a read buffer 45 synchronously with the clock 10 and writing data in a write buffer 25 and read buffers 40, 41 synchronously with the clock 11.例文帳に追加

非同期インターフェースは、ライトバッファ２０、２１、リードバッファ４５へのデータの書き込みをクロック１０に同期して、ライトバッファ２５、リードバッファ４０、４１へのデータの書き込みをクロック１１に同期して行なうことで、クロック１０とクロック１１の間のデータの同期化を行なっている。 - 特許庁

A liquid crystal display system 10 includes the signal line 189a, which is used to transmit a transfer clock signal CLKf to a liquid crystal module 14 in an operation mode Ma, and transmit a transfer clock signal CLKt to a touch screen controller 21 in an idle mode Mp.例文帳に追加

液晶表示システム１０は、動作モードＭａの場合に転送クロック信号ＣＬＫｆを液晶モジュール１４に送信し、休止モードＭｐの場合に転送クロック信号ＣＬＫｔをタッチスクリーンコントローラ２１に送信する信号線１８９ａを備える。 - 特許庁

To provide a clock generator, which is capable of making the phase of inputted clocks conform to that of reference signals and preventing its clock phase adjustment function from decreasing in resolution without increase in circuit scale, even if conditions such as a power supply voltage, temperatures or the like vary.例文帳に追加

入力されたクロックの位相を、基準となる信号の位相に合わせることが可能なクロック発生装置を、回路規模の増大を要さずに、電源電圧、温度等の条件が変動してもクロック位相調整の分解能の低下を防ぐことを可能にする。 - 特許庁

To prevent power source noise caused by an inductance component of an LSI package by in rush power source current to a digital circuit block at ON/OFF of a clock, in an LSI realizing a low power consumption mode by controlling the ON/OFF of the clock.例文帳に追加

クロックのＯＮ／ＯＦＦを制御することで、低消費電力モードを実現するＬＳＩにおいて、クロックのＯＮ／ＯＦＦ時のディジタル回路ブロックへの突入電源電流により、ＬＳＩパッケージのインダクタンス成分などに起因する電源ノイズが発生するのを防止する。 - 特許庁

A synchronization circuit block 1200 holds a received data signal in synchronization with a strobe signal, and then holds and outputs the received data signal in synchronization with a clock signal having the same frequency as that of the reference clock signal and having a phase determined according to the determination result.例文帳に追加

同期回路ブロック１２００によって、入力された受信データ信号を前記ストローブ信号によって保持し、さらに前記基準クロック信号と同じ周波数で、前記判断結果に応じた位相のクロック信号で受信データ信号が保持されて出力される。 - 特許庁

To provide an apparatus and a method for data interface for a flat panel display capable of reducing the number of data transmission lines by inserting a clock in data, and stably sensing the clock inserted in the data by precisely sampling the data.例文帳に追加

データにクロックを挿入して伝送することによってデータ伝送ラインの数を減少させ、データに挿入されたクロックを安定して検出することによって正確にデータをサンプリングできる平板表示装置のデータインターフェース装置及び方法を提供する。 - 特許庁

The latch circuit pre-charges internal nodes X1 and X2 in a period in which internal clock signals ICK are kept low and fetches data by discharging either of the internal nodes X1 and X2 according to the state of data signals D when the clock signals CK rises.例文帳に追加

ラッチ回路は内部クロック信号ＩＣＫがローの期間に内部ノードＸ１，Ｘ２をプリチャージし、クロック信号ＣＫが立ち上がるときにデータ信号Ｄの状態に応じてＸ１またはＸ２のどちらか一方をディスチャージすることによりデータを取り込む。 - 特許庁

A recording clock and recording data are supplied to a prescribed circuit located inside an optical pickup in a state of mutual time sharing, to generate a recording light-emitting waveform for driving laser diode light emission, and then in a period during which the recording clock is absent, a laser diode is made to emit light, to carry out recording to an optical disk.例文帳に追加

記録クロックと記録データを互いに時分割で光ピックアップ内の所定の回路に供給してレーザーダイオード発光駆動用の記録発光波形を生成し、記録クロックのない期間にレーザーダイオードを発光させ光ディスクへの記録を行う。 - 特許庁

To provide a frequency deviation monitoring device that monitors a fault in frequency deviation to be supervised in the shortest time at all times when supervising an input clock signal as to whether or not it is deviated from a reference clock signal by a set frequency deviation.例文帳に追加

基準クロック信号に対して入力クロック信号が、設定したある周波数偏差よりずれていることを監視するのに、監視する周波数偏差において常に最短時間で周波数偏差異常を監視する周波数偏差監視装置を得る。 - 特許庁

The digital signal processing part feeds a phase offset signal detected in the digital signal processing part back to the clock extraction circuit, controls a phase of the clock, performs dispersion compensation of the fiber, and compensates phase fluctuation in spatial propagation with a filter function by digital processing.例文帳に追加

デジタル信号処理部は、そこで検出された位相オフセット信号をクロック抽出回路に帰還して、クロックの位相を制御すると共に、デジタル処理によるフィルタ機能により、ファイバの分散補償や、空間伝搬した際の位相ゆらぎを補償する。 - 特許庁

A microcomputer 20 adjusts the frequency of a clock signal CLK supplied to a PWM modulating section 12 by controlling a clock generating section 12 constituted in a PLL circuit in accordance with the presence/absence of input sound signals or the sampling frequency of the signals.例文帳に追加

入力音声信号の有無や入力音声信号のサンプリング周波数に応じて、マイコン２０が、ＰＬＬ回路の構成とされたクロック生成部１２を制御し、ＰＷＭ変調部１２に供給するクロック信号ＣＬＫの周波数を調整する。 - 特許庁

To provide a semiconductor integrated circuit device having a circuit operating in synchronism with a clock signal in which inter-line clock skew incident to alteration of the circuitry of an LSI can be optimized easily.例文帳に追加

本発明は、クロック信号に同期して動作する回路を備えた半導体集積回路装置に関し、ＬＳＩの回路配置変更に伴って生じる配線間クロックスキューを容易に最適化することができる半導体集積回路装置を提供することを目的とする。 - 特許庁

The waveform shaping unit 20 shapes wave form of at least either each bit of the luminance data DL or the clock CK in such a manner that the latched data of a calibration data Dc included in at least one bit of the luminance data DL by the clock CK is equal to the expected value.例文帳に追加

波形整形部２０は、輝度データＤＬの少なくともひとつのビットに含まれるキャリブレーションデータＤｃをクロックＣＫでラッチしたデータがその期待値と一致するように、輝度データＤＬの各ビットまたはクロックＣＫの少なくとも一方の波形を整形する。 - 特許庁

Therefore, the shift register circuit composed of the latch circuit LAT functions as a low voltage interface and also the clock signal CK input is interrupted when the latch circuit LAT is inactive, and load reduction in the clock signal line and decrease in power consumption are achieved.例文帳に追加

したがって、ラッチ回路LATで構成されたシフトレジスタ回路は低電圧インターフェースとして機能すると共に、ラッチ回路LATが非アクティブである場合にクロック信号ckの入力が停止されて、クロック信号線の負荷軽減および消費電力の低下が図られる。 - 特許庁

AFC signals 70 for which the control signals 68 are analog converted in a DA converter 49 are inputted to a VCO 61 and reference clock signals 64 are generated in a reference clock generation part 63 from the output signals 62 of the VCO 61 and inputted to the path search part 57.例文帳に追加

この制御信号６８をＤＡ変換器４９でアナログ変換したＡＦＣ信号７０をＶＣＯ６１に入力し、該ＶＣＯ６１の出力信号６２から基準クロック生成部６３で基準クロック信号６４を生成し、パスサーチ部５７に入力する。 - 特許庁

The merge signals include the state data of the driving waveform signal in corresponding to the state of one side of the selected pulse signal and the clock pulse signal while including the drive signal in corresponding to the state of other side of the selected pulse signal and the clock pulse signal.例文帳に追加

前記マージ信号は、前記駆動波形信号の状態データを前記選別パルス信号の一方の状態と前記クロックパルス信号とに対応して含み、前記駆動信号を前記選別パルス信号の他方の状態と前記クロックパルス信号とに対応して含む。 - 特許庁