「Clock In」に関連した英語例文の一覧と使い方(70ページ目) - Weblio英語例文検索

To reproduce a symbol clock signal with a correct phase even when phase offset is residual in a base band signal.例文帳に追加

ベースバンド信号に位相オフセットが残留している場合でも、正しい位相でシンボルクロック信号を再生することを目的とする。 - 特許庁

An LD exposure section 114 drives a laser diode of a light source for the laser beam according to the exposure data in synchronism with a pixel clock signal.例文帳に追加

ＬＤ露光部１１４は、画素クロック信号に同期して、露光データに従いレーザビームの光源であるレーザダイオードを駆動する。 - 特許庁

To provide a color imaging apparatus in which a main scanning magnification error can be corrected without performing modulation of video clock.例文帳に追加

ビデオクロックの変調を行わずに主走査倍率誤差を補正することができるカラー画像形成装置を提供すること。 - 特許庁

Whoever killed walczak, in addition to finding creepy uses for clock parts... is very good at covering his tracks.例文帳に追加

ウォルザックを殺した奴は誰でも 時計部品の 不気味な用途を見つける事に加えて 彼はトラックを隠すのが 非常に上手い - 映画・海外ドラマ英語字幕翻訳辞書

In the case where the actual value of the wait time is larger than the predetermined value of the wait time, a program clock is determined to be abnormal.例文帳に追加

ウエイト時間の実際値がウエイト時間の予定値より大きい場合には、プログラム用クロックは異常であると判定する。 - 特許庁

The smooth movement of a two-portion device in the longitudinal direction between a drawn-back position and an extended position is performed by means of the clock spring of a spring barrel (302).例文帳に追加

引っ込んだ位置と伸びた位置との間の円滑な長手方向移動がスプリングバレル(302)のクロックスプリングにより行われる。 - 特許庁

The output buffer 450 outputs a delay clock CLKD without deviation in the duty due to a difference from a gate load to a terminal 455.例文帳に追加

出力バッファ４５０は、ゲート負荷の違いによるデューティずれのない遅延クロックＣＬＫＤを端子４５５へ出力する。 - 特許庁

A real time clock(RTC) 25 is subjected to power feeding from a primary power supply 15 such as a vehicle battery in a normal operation.例文帳に追加

通常の動作においては、リアルタイム・クロック（ＲＴＣ）２５は、車両バッテリのような一次電源１５により給電する。 - 特許庁

To provide a signal comparison system which decides the transition of a data signal in connection with the transition of a clock signal, and its method.例文帳に追加

クロック信号の遷移に関連してデータ信号の遷移を判断する信号比較システム及び方法を提供すること。 - 特許庁

A standard radio wave receiving circuit 18 as a built-in clock receives the standard radio wave, creates the time of day from its time code.例文帳に追加

内蔵時計としての標準電波受信回路１８は標準電波を受信し、そのタイムコードから時刻を生成する。 - 特許庁

In a DLL (delay locked loop) circuit 10, a delay line circuit 101 can change a delay amount and can give delay to a reference clock signal RCLK.例文帳に追加

ディレイ・ライン回路１０１は、遅延量を変更可能であり、基準クロック信号ＲＣＬＫに遅延を与えることができる。 - 特許庁

Thus, comparatively large clock skew can be adjusted by using the number of basic cells, which is smaller than that in the case of inserting a buffer.例文帳に追加

これにより、比較的大きいクロックスキューを、バッファを挿入するより少ないベーシックセル数の使用で調整することができる。 - 特許庁

After sequentially shifted signals are set in each scan register in synchronism with a scan clock, the output signal and the inverted signal of the scan register are alternately outputted, and output signals of an internal circuit operating according to the alternately outputted output signal and inverted signal are held in the scan register in synchronism with the scan clock.例文帳に追加

スキャンクロックに同期して、信号を順次シフトして各々のスキャンレジスタに設定した後、スキャンレジスタの出力信号と反転信号を切り替えて出力し、この切り替えて出力された出力信号と反転信号に応じて動作した内部回路の出力信号をスキャンクロックに同期してスキャンレジスタに保持する。 - 特許庁

When a pattern is drawn along concentric tracks on a substrate, an electron beam is blanked by using a first clock signal generated based on a first reference angle in a first region in a sector, while in a second region in the sector, the electron beam is blanked by using a second clock signal generated based on a reference length.例文帳に追加

基板上の同心円トラックに沿ってパターンを描画する際に、セクタ内の第１領域内では、第１基準角度に基づいて生成された第１クロック信号を用いて電子線をブランキングさせ、セクタ内の第２領域内では、基準長さに基づいて生成された第２クロック信号を用いて電子線をブランキングさせる。 - 特許庁

To provide a reset control circuit and a reset control method which allows a reset operation to be properly performed, in particular, in abnormality in a system including a clock synchronizing circuit when a clock signal stops or the cycle is long in contrast with a reset response requested for the detection of an abnormal status.例文帳に追加

クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合に適切にリセット動作を行うことができるリセット制御回路、及びリセット制御方法の提供を目的とする。 - 特許庁

The data transmission reception system is provided, which can reproduce the data in a receiver clock control mode, when deviation in the clocks between a reproduction apparatus and an amplifier is within a prescribed range, even if the data contain the audio data and the video data, when the amplifier having been in operation in the receiver clock control mode is connected to the reproducing apparatus.例文帳に追加

受信装置クロック制御モードで動作したことのある増幅装置が接続された場合、音声データと映像データとを含むデータであっても、再生装置と増幅装置とのクロックのずれが、所定の範囲内であれば、受信装置クロック制御モードで再生することができるデータ送受信システムを提供する。 - 特許庁

The logical circuit factors (500) generate one or more outputted clock signals each of which has the frequency obtained by multiplying the frequency of the clock signals to be supplied through the plural delay factors (205) by a desired rational number which is smaller than 1 (namely, one part in several) by selecting and combining the delayed versions of the clock signals.例文帳に追加

論理回路要素(500)は、クロック信号の遅延バージョンを選択して組み合わせ、それぞれが複数の遅延要素(205)を通じて供給されるクロック信号の周波数に１よりも小さい（すなわち数分の１の）所望の有理数を掛けた周波数を有する、1つ以上の出力クロック信号を生成する。 - 特許庁

Thereafter, a clock net, within a clock tree related to the design object circuit, generating a hold error competing with a set-up error is detected based on the timing analysis result, and the wiring width of wiring in the clock net is changed to a wiring width larger than that of other wiring different from the wiring.例文帳に追加

このあと、このタイミング解析結果に基づいて、設計対象回路に関するクロックツリーのうち、セットアップエラーと競合するホールドエラーが発生しているクロックネットを検出し、このクロックネット内の配線の配線幅を、当該配線とは異なる他の配線の配線幅よりも太い配線幅に変更する。 - 特許庁

To provide an electronic device that copes with both a user emphasizing reduction in power consumption and a user emphasizing a clock function by selecting inactivation of the clock function to make the power consumption zero or activation of the clock function though it has some power consumption when a main power switch is turned off.例文帳に追加

主電源スイッチをオフしたとき、時計機能を働かせず消費電力を０とするか、電力を消費するものの時計機能を働かせるかを選択することができ、消費電力の削減を重視するユーザと時計機能を重視するユーザの双方に対応することができる電子機器を提供する。 - 特許庁

The clock generation circuit 110 generates a reference clock of a predetermined frequency in the starting period up to the lapse of the wait time after starting the charge pump operation, and generates a reference clock of a frequency corresponding to the set value of the frequency setting register 130 during the operation period after the starting period.例文帳に追加

クロック発生回路１１０が、チャージポンプ動作の開始後ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックを発生する。 - 特許庁

In this case, the operation of the counter circuit may be stopped by giving an output of the counter circuit to the clock generating circuit, or a determination circuit for determining a specific status, e.g. Slow Precharge Power Down state may be connected to the clock generating circuit, to control the clock generating circuit by referring to the determination result of the determination circuit.例文帳に追加

この場合、カウンタ回路の出力をクロック生成回路に与えることによってカウンタ回路の動作を停止させても良いし、また、特定の状態、例えば、Slow Precharge Power down状態を判定する判定回路をクロック生成回路に接続して、当該判定回路の判定結果を参照してクロック生成回路を制御しても良い。 - 特許庁

Monitoring a clock pulse from a conversion operation clock 10 by a monitor circuit allows a clock monitor circuit 7 to monitor number of bits confirmed by the successive approximation register 11 and the successive approximation type analog/digital converter is provided with a setting value storage register 17 to set a plurality of resolution setting values in order to allow the analog/digital converter to cope with each resolution requirement.例文帳に追加

監視回路が変換動作クロック１０のクロック・パルスを監視することで、クロック監視回路７は逐次比較レジスタ１１で確定しているビット数を監視し、また、個々に要求される分解能に対応するため、複数の分解能設定値を設定するための設定値格納レジスタ１７を備えている。 - 特許庁

To provide a Bluetooth(R) communication module which is miniaturized by reducing the number of parts by making common an operating clock signal to be used for a low power consumption mode in a Bluetooth(R) communication and an operating clock signal of a real time clock, and a semiconductor integrated circuit for performing communication control thereof.例文帳に追加

ブルートゥース通信の低消費電力モードに使用される動作クロック信号と、リアルタイムクロックの動作クロック信号との共通化を図り、部品点数を削減しモジュールの小型化を図ることの出来るブルートゥース通信モジュール、並びに、その通信制御を行う半導体集積回路を提供する。 - 特許庁

Even in case a first writing clock frequency and a second writing clock frequency of a polygon motor clock frequency are changed, displacement of the first and second writing positions is eliminated by physically coinciding a first writing image data writing start position and a second writing image data writing end position.例文帳に追加

本実施の形態は、図３においてポリゴンモータクロック周波数、第１書き込みクロック周波数、第２書き込みクロック周波数が変更になっても、第１書き込みの画像データ書き出し位置と、第２書き込みの画像データ書き終わり位置を物理的に合わせることにより第１、第２の書き込み位置のずれを押さえる。 - 特許庁

The delay time adjusting part receives the reference clock signal, precisely adjusts the delay time in response to the error control signal generated from the phase detector, generates the input clock signal and the shift signal indicating the delay time for increasing, decreasing the reference clock signal and adjusts the number of the first delay devices.例文帳に追加

遅延時間調節部は、基準クロック信号を受信し、位相検出器から発生する誤差制御信号に応答して遅延時間を精密に調節し、基準クロック信号が増減される遅延時間を示す入力クロック信号及びシフト信号を発して第１遅延素子の個数を調節する。 - 特許庁

A recording clock generation circuit 7 is provided with a PLL circuit provided with an oscillator and generating a recording pulse generation clock (SCLK) for generating a recording clock signal (WCLK) that is a synchronization signal for performing a prescribed modulation processing to recording data to be recorded on an optical disk 1 in synchronization with a wobble signal (WBL).例文帳に追加

記録クロック生成回路７は、発振器を備え、ウォブル信号（ＷＢＬ）に同期させ光ディスク１に記録する記録データに所定の変調処理を施すための同期信号である記録用クロック信号（ＷＣＬＫ）を生成するための記録パルス生成クロック（ＳＣＬＫ）を発生するＰＬＬ回路を備えている。 - 特許庁

To perform phase adjustment of a sampling clock without necessity for a specific pattern of an input signal in a picture display device which generates the sampling clock synchronized with a dot clock used for generating an analog signal such as an output picture of a personal computer.例文帳に追加

パソコン出力画像等のアナログ映像信号の生成に用いられたドットクロックに同期したサンプリングクロックを生成し、該アナログ映像信号をデジタル信号に変換して表示を行う画像表示装置において、特定パターンの入力信号を必要とせずにサンプリングクロックの位相調節を実施できるようにする。 - 特許庁

To make smaller a clock device for a radio controlled watch receiving a standard wave for calibrating the time of day to automatically correct the time of the day of a built-in clock and then save the space thereof, and also to provide a clock device for the radio controlled watch that can be produced at lower cost as the whole process including an implementation process.例文帳に追加

時刻を較正するための標準電波を受信して、内蔵するクロックの時刻を自動的に修正する電波時計用のクロック装置を、全体としてより小型化して省スペースを図ると共に、実装工程を含めた全体としてより安価にすることが可能な電波時計用のクロック装置を提供する。 - 特許庁

To provide a clock switching apparatus suitable for a microcomputer to be used for a system in which variation of power supply voltage is large and capable of suppressing the generation of whiskers at the time of switching clock signals without using a complicated and expensive circuit such as a PLL circuit and capable of accurately detecting the switching timing of two clock signals.例文帳に追加

電源電圧の変動が大きい系で使用されるマイコンに最適なクロック切換装置であって、ＰＬＬ回路のような複雑かつ高価な回路を使用せずに、クロック信号の切換に際しヒゲが発生せず、かつ、２つのクロック信号が切換られたタイミングを正確に検知できるクロック切換装置を提供する。 - 特許庁

In an I/O control device 14, a bus monitoring clock control part 25 monitors a bus access signal of a sub CPU (Central Processing Unit) 22, and individually designates and controls a frequency of an operation clock supplied to each part inside the I/O control device 14 and the sub CPU 22 from a clock generator based on a monitoring result of the bus access signal.例文帳に追加

Ｉ／Ｏ制御用デバイス１４は、バス監視クロック制御部２５が、サブＣＰＵ２２のバスアクセス信号を監視し、該バスアクセス信号の監視結果に基づいて、クロックジェネレータからサブＣＰＵ２２及びＩ／Ｏ制御用デバイス１４内の各部に供給される動作クロックの周波数を個別に指定制御する。 - 特許庁

A data recovery circuit is designed to recover data from serial data by performing an oversampling of the serial data after using any one of at least the pair of clock signal groups selected based on the number of rising edges of a sampling clock of the selected clock signal group existing in an eye opening area of the serial data.例文帳に追加

データ復元回路は、直列データのアイオープン領域内に存在する選択されたクロック信号グループのサンプリングクロック信号の上昇エッジの数に基づいて選択された少なくとも二つのクロック信号グループのうち何れか一つを使用して直列データをオーバーサンプリングすることによって直列データからデータを復元する。 - 特許庁

An interface circuit 103 is a clock synchronous serial interface circuit provided in a peripheral device 102 of a system for transmitting a serial clock from a CPU 101 to the peripheral device 102 and transmitting and receiving serial data containing address information of the peripheral device 102 and data information by the serial clock.例文帳に追加

インターフェイス回路１０３は、ＣＰＵ１０１から周辺デバイス１０２へシリアルクロックを送出するとともに、シリアルクロックによって周辺デバイス１０２のアドレス情報とデータ情報とを含むシリアルデータを送受信するシステムの周辺デバイス１０２に設けられるクロック同期式シリアルインターフェイス回路である。 - 特許庁

The test mode setting circuit of MCU has a clock pin 10-3 to which a clock signal is inputted, a reset pin 10-2 to which a reset signal is inputted, and a test signal generation circuit 50 counting the reset signals and generating a test signal in accordance with the logical value of the clock signal and the reset signal.例文帳に追加

クロック信号が入力されるクロックピン１０−３と、リセット信号が入力されるリセットピン１０−２と、前記クロック信号とリセット信号との論理値に従って、リセット信号をカウントしてテスト信号を発生するテスト信号発生回路５０と、を備えたＭＣＵのテストモード設定回路を構成する。 - 特許庁

In the aligner equipped with a plurality of PWM motor drivers, PWM clock oscillators are not separately provided, an external or master/slave feed means is provided, and a means is provided which carries out PWM through a common clock or a clock where frequency is kept the same, but phase is set different for each driver.例文帳に追加

複数のＰＷＭ変調モータードライバーを有する露光装置において、ＰＷＭ変調用クロック発振器は個別に持たずに、外部あるいはマスタースレーブ供給手段を設け、共通クロックあるいは周波数は等しく位相がドライバーごとに異なるクロックによりＰＷＭ変調を行う手段を設ける。 - 特許庁

A phase adjusting circuit (130) is arranged between a first line (L1) being orthogonal to a line (201) connecting a clock input part (190) and a data input part (112) and passing through the clock input part and a second line (L2) being parallel to the first line and passing through the clock input part side in the data input part.例文帳に追加

クロック入力部（１９０）とデータ入力部（１１２）とを結ぶ線（２０１）に直交し、且つ、上記クロック入力部を通る第１ライン（Ｌ１）と、上記第１ラインに対して並行され、且つ、上記データ入力部における上記クロック入力部側を通る第２ライン（Ｌ２）との間に、位相調整回路（１３０）を配置する。 - 特許庁

The high voltage switch circuit of the NAND type semiconductor device includes a clock level shifter for increasing amplitude for the clock signal, a path voltage generation part for generating the path voltage by pumping supply voltage with the clock signal increased in the amplitude, and the high-voltage path transistor for transmitting the high voltage responding to the path voltage.例文帳に追加

この発明のＮＡＮＤ型半導体装置の高電圧スイッチ回路は、クロック信号の振幅を増加させるためのクロックレベルシフタと、振幅が増加したクロック信号で電源電圧をポンピングしてパス電圧を生成するパス電圧生成部と、パス電圧に応じて高電圧を伝達する高電圧パストランジスタとを含む。 - 特許庁

In the PLL circuit for converting the analog data signal into a digital data signal synchronously with the generated clock signal and generating the clock signal based on this digital data signal, a digital waveform equalization processing is applied to the digital data signal only during the analog data signal is synchronized with the clock signal.例文帳に追加

生成したクロック信号に同期してアナログデータ信号をディジタルデータ信号に変換すると共に、このディジタルデータ信号に基づいてクロック信号を生成するPLL回路において、アナログデータ信号とクロック信号とが同期している間だけ、ディジタルデータ信号に対してディジタル波形等化処理を行うことにした。 - 特許庁

The semiconductor memory device includes: a DLL circuit for outputting a DLL clock having a frequency within a fixed delay range by changing a phase when detecting an electromagnetic interference by receiving a system clock; and a data output circuit for outputting data in response to the DLL clock.例文帳に追加

本発明による半導体メモリ装置は、システムクロックを受信して、電磁妨害の発生を検出すると、位相を変更して遅延固定範囲内の周波数を有するＤＬＬクロックを出力するＤＬＬ回路と、前記ＤＬＬクロックに応答してデータを出力するデータ出力回路とを備える。 - 特許庁

To quickly execute phase synchronization, to adjust a phase difference without depending on an output load based on clock signal distribution or the like and to attain low skew and low power consumption in a timing control circuit for synchronizing a phase difference between an input clock signal and an output clock signal.例文帳に追加

入力クロック信号と出力クロック信号の位相差を同期させるタイミング制御回路において、高速に位相同期を行い、クロック信号分配等による出力負荷に依存せずに位相差を調整することができ、低スキューかつ低消費電力を実現できるタイミング制御回路装置の提供。 - 特許庁

An operating clock signal CLK80 of four-fold frequency of the main clock signal is generated from a clock generating circuit 47 and the input data of respective colors are converted to a serial data by an input circuit 44, subjected to prescribed image processing in a serial image processing circuit 45 and returned to parallel data by an output circuit 46.例文帳に追加

クロック発生回路４７からは、メインクロック信号の４倍の周波数で動作クロック信号ＣＬＫ８０が発生され、各色の入力データは、入力回路４４で直列に変換され、シリアル画像処理回路４５で順次所定の画像処理が施され、出力回路４６で並列に戻される。 - 特許庁

If a tone quality preference mode is set, an AV amplifier 20 distinguishes a format of voice data, and reads a minimum pixel clock frequency, which can transmit HDMI (High Definition Multimedia Interface) data corresponding to the distinguished format, from a pixel clock table then, makes a content transmitter transmit content data in resolution corresponding to the read pixel clock frequency.例文帳に追加

ＡＶアンプ２０は、音質優先モードが設定されると、音声データのフォーマットを判別し、判別したフォーマットに対応するＨＤＭＩデータを送信可能な最低のピクセルクロック周波数をピクセルクロックテーブルから読み出し、当該ピクセルクロック周波数に対応する解像度でコンテンツ送信装置にコンテンツデータを送信させる。 - 特許庁

The battery controller 7 reads out at every fixed time a timing table progressed by a common clock counter or by a clock counter acquired by dividing the common clock counter in order to synchronize the multiplexer 2, the output side sampling switch 4, the A/D converter 6 and an own memory storage operation, and executes the read-out described content.例文帳に追加

電池コントローラ７は、マルチプレクサ２、出力側サンプリングスイッチ４、Ａ／Ｄコンバータ６及び自己のメモリ格納動作を同期させるために、共通のクロックカウンタ乃至共通のクロックカウンタを分周したクロックカウンタにより進行するタイミングテーブルを一定時間ごとに読み出して、読み出した記載内容を実行する。 - 特許庁

In another embodiment, the clock signal has a plurality of pulses each having a leading edge and a trailing edge, and the data signal is modulated for the clock signal by moving at least one edge (i.e., leading or trailing edge or both) of the plurality of pulses, thereby creating a combined clock and data signal.例文帳に追加

他の実施形態では、クロック信号は、それぞれ前端部と後端部を持つ、複数のパルスを有し、データ信号はクロック信号に対して、複数のパルスの、少なくとも一つの端部（即ち前端部または後端部または双方）を移動させることにより変調を施し、それにより、組み合わされたクロックとデータ信号を生成する。 - 特許庁

In the work clock setting apparatus provided with a reference input/output system 10 and a work clock generator IC 22, the work clock generator IC 22 is provided with a control logic unit 220, a phase lock circuit frequency development unit 222, a quartz oscillator unit 224, a frequency control unit 226, a memory unit 228, and a detection control unit 230.例文帳に追加

基本入出力システム１０と、ワーク・クロック・ジェネレータＩＣ２２とを備え、その中では、ワーク・クロック・ジェネレータＩＣ２２には、さらに、コントロール・ロジック・ユニット２２０と、フェーズ・ロック回路周波数展開ユニット２２２と、石英オシレータ・ユニット２２４と、周波数コントロール・ユニット２２６と、メモリ・ユニット２２８と、検出コントロール・ユニット２３０とを備えている。 - 特許庁

In another embodiment, the clock signal has a plurality of pulses each having a front edge and a back edge, and the data signal is modulated onto the clock signal by moving at least one edge (i.e., front or back or both) of the plurality of pulses, thereby to create a combined clock and data signal.例文帳に追加

他の実施形態では、クロック信号は、それぞれ前端部と後端部を持つ、複数のパルスを有し、データ信号はクロック信号に対して、複数のパルスの、少なくとも一つの端部（即ち前端部または後端部または双方）を移動させることにより変調を施し、それにより、組み合わされたクロックとデータ信号を生成する。 - 特許庁