「DLL」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A static library is like a Unix .a file; it contains code to be included as necessary.An import library is basically used only to reassure the linker that a certain identifier is legal, and will be present in the program when the DLL is loaded.例文帳に追加

静的ライブラリは Unix における .a ファイルに似ています;このファイルには、必要に応じて取り込まれるようなコードが入っています。 インポートライブラリは、基本的には特定の識別子が不正ではなく、DLL がロードされた時点で存在することを保証するためにだけ使われます。 - Python

To provide a register control delay lock loop(DLL) which can decrease the number of unit delay elements of a delay line for compensating delay.例文帳に追加

遅延を補償するための遅延ラインの単位遅延素子の数を減らすことのできるレジスタ制御ディレイロックループ（ＤＬＬ）を提供する。 - 特許庁

A delay control signal arithmetic circuit 108 produces a desired delay control signal, based on the delay signal produced by the DLL 211.例文帳に追加

遅延制御信号演算回路１０８は、ＤＬＬ２１１が生成した遅延信号に基づき、所望の遅延制御信号を生成する。 - 特許庁

To enable phase adjusting operation in a short time by providing a DLL(delay locked loop) circuit for executing phase adjustment in accordance with an output load.例文帳に追加

出力負荷に応じて位相調整が行われるＤＬＬ回路を提供し、位相調整動作を短時間で可能にする。 - 特許庁

Thus, information on the DLL inserted with malicious intent may be utilized as a tool for analyzing an attacked system.例文帳に追加

これにより、悪意的な目的で挿入されたＤＬＬ情報を被害システムのための分析ツールとして有用に活用することができる。 - 特許庁

Thus, the increase/decrease of the phase is precisely adjusted from the change of the phase by one end of the delay device of the delay line inside the DLL.例文帳に追加

よって、ＤＬＬ内部の遅延ラインの遅延素子の一端による位相の変化より精密に位相の増減が調節できる。 - 特許庁

In a semiconductor device having a digital DLL circuit, an intermittent interval setting circuit is provided for setting intermittent intervals of phase comparison.例文帳に追加

デジタルＤＬＬ回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。 - 特許庁

By monitoring the output signals C1 to Cj in testing, it can be easily and accurately tested on whether the DLL circuit 2 is normal or not.例文帳に追加

テスト時の出力信号Ｃ１〜Ｃｊをモニタすることにより、ＤＬＬ回路２が正常か否かを容易かつ正確にテストできる。 - 特許庁

To save power of a clock circuit unit for controlling a DLL (Delay Locked Loop) circuit etc. which requires a start-up time before normal operation.例文帳に追加

正常動作まで、始動期間を要するＤＬＬ回路等を制御するクロック回路ユニットの省電力化を図ることである。 - 特許庁

To provide a frequency adjusting apparatus for reducing electromagnetic interference of a semiconductor integrated circuit, and a delay locked loop (DLL) circuit including the same.例文帳に追加

半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。 - 特許庁

The dynamic type semiconductor memory device includes a DLL circuit generating an inner clock signal, peripheral circuits whose operation is controlled by the inner clock signal and a memory cell arrays.例文帳に追加

内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。 - 特許庁

The other demodulation circuits 3B, 3C share the constitution of the PD 31 and the LPF 32 in the DLL 30 of the demodulation circuit 3A.例文帳に追加

他の復調回路３Ｂ，３Ｃには復調回路３ＡのＤＬＬ３０におけるＰＤ３１とＬＰＦ３２との構成を共用する。 - 特許庁

Each channel circuit 91 performs correlation detection and applies phase control of the DLL 102 on the basis of the output from each correlation adder.例文帳に追加

各チャンネル回路９１は、相関加算器からの出力値に基づいて相関検出及びＤＬＬ１０２の位相制御を行う。 - 特許庁

A DLL circuit 1 is provided with a clock un-reaching detection circuit 10, a clock counter 11, and a control voltage resetting transistor 12.例文帳に追加

ＤＬＬ回路１には、クロック未到達検出回路１０、クロックカウンタ１１および制御電圧リセット用トランジスタ１２が設けられている。 - 特許庁

More concretely, the DLL circuit 16 continuously changes the slope of the S-curve signal in response to a correlation value equivalent to the C/N.例文帳に追加

より具体的には、ＤＬＬ回路１６は、Ｓカーブ信号の傾斜をＣ／Ｎに等価な相関値に応じて連続的に変化させる。 - 特許庁

To provide a DLL circuit used suitably as a circuit for generating the internal clock of a semiconductor storage, including DDR-SDRAM.例文帳に追加

ＤＤＲ−ＳＤＲＡＭを初めとする半導体記憶装置の内部クロック発生用回路として好適なＤＬＬ回路を提供する。 - 特許庁

A DLL circuit 31 generates a delayed signal DQSd by delaying a signal DQS based on a data strobe signal DQS.例文帳に追加

ＤＬＬ回路３１は、データストローブ信号ＤＱＳに基づいて、その信号ＤＱＳを遅延させた遅延信号ＤＱＳｄを生成する。 - 特許庁

To provide a semiconductor storage device which selects a DLL clock pulse corresponding to a desired external clock exactly even if a period is short.例文帳に追加

周期が短くても、所望の外部クロックに対応するＤＬＬクロックパルスを正確に選択する半導体記憶装置を提供する。 - 特許庁

A phase adjustment circuit 15 outputs an adjustment signal to a delay circuit 14A in the DLL circuit 14 in response to the comparison result outputted from the comparison circuit 18, and adjusts the phase of the control clock signal CCLK outputted from the DLL circuit 14.例文帳に追加

位相調整回路１５は、比較回路１８から出力される比較結果に応じて、ＤＬＬ回路１４内の遅延回路部１４Ａに対して調整信号を出力し、ＤＬＬ回路１４から出力される制御クロック信号ＣＣＬＫの位相調整を行う。 - 特許庁

A server device 14 selects and starts the DLL file 20 whose designation is described in the parameter file 26, and realizes the image processing function of the DLL file 20, and carries out image processing by the realized function according to the parameter described in the parameter file 26.例文帳に追加

サーバ装置１４では、パラメータファイル２６で記述されている名称のＤＬＬファイル２０を選択して起動して、当該ＤＬＬファイル２０の画像処理機能を実現し、パラメータファイル２６で記述されているパラメータに従って、当該実現した機能により画像処理を行う。 - 特許庁

Transmitting the identification number for installation read from a terminal installation card to the server from the member store terminal device extracts the terminal information data from the terminal information database and extracts the DLL data from the DLL database by the server for transmission to the member store terminal device.例文帳に追加

端末設置カードから読み取った設置用識別番号を加盟店端末機からサーバへ送信することにより、サーバが端末情報データベースから端末情報データを抽出しかつＤＬＬデータベースからＤＬＬデータを抽出し加盟店端末機へ送信する。 - 特許庁

To provide a DLL device for reducing an operating current for a DRAM by preventing that a DLL clock is meaninglessly toggled and ringed to sections other than a necessary section where the clock is actually used, not only in a power down mode or a self refresh mode but also in a normal mode operation.例文帳に追加

パワーダウンモードや、セルフリフレッシュモードだけでなく、ノーマルモード動作においても、実際にクロックが用いられる必要区間以外の区間に対して、意味無くＤＬＬクロックがトグルリングされることを防止して、ＤＲＡＭの動作電流を低減させるためのＤＬＬ装置を提供する。 - 特許庁

A dummy unit output buffer and a dummy unit input buffer of a dummy delay circuit DDL included in a DLL circuit DLL are not imitated by a simple type delay circuit, they have circuit constitution which is substantially same as a regular data output buffer and a clock buffer CB and can trim a delay time.例文帳に追加

ＤＬＬ回路ＤＬＬに含まれるダミー遅延回路ＤＤＬのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファＣＢと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。 - 特許庁

Thus, the version up of the printer driver 6 can be easily executed by plugging in a DLL to be used without exerting influence upon other drivers.例文帳に追加

使用するＤＬＬをプラグインすることにより、プリンタドライバ６のバージョンアップを他のドライバに影響を与えることなく、容易に行うことができる。 - 特許庁

To provide a DLL (Delay Locked Loop) circuit capable of preventing data from being erroneously latched affected by jitter when generating a signal synchronized with a reference clock signal.例文帳に追加

基準クロック信号に同期する信号を発生する際、ジッタの影響によるデータの誤ラッチを防止し得るＤＬＬ回路を提供する。 - 特許庁

A memory circuit is provided for storing an optimum initial delay set value for a variable delay circuit in a DLL on every operating clock frequency.例文帳に追加

ＤＬＬにおける可変遅延回路について動作クロック周波数毎の最適な初期遅延量設定量を記憶する記憶回路を備える。 - 特許庁

The offset code is fed back to a DLL circuit, and thereby the edge of the external clock signal and the middle point of the output data signal are centered.例文帳に追加

オフセットコードは、ＤＬＬ回路にフィードバックされて、これによって外部クロック信号のエッジが出力データ信号の中間点がセンタリングされる。 - 特許庁

A refresh period 6 is calculated using compared result of the delay element number of stages comparator 12 during DLL lock, to update the refresh period 6.例文帳に追加

ＤＬＬロック時の遅延素子段数比較器１２の比較結果を用いてリフレッシュ周期６を算出しリフレッシュ周期６の更新を行う。 - 特許庁

To provide a differential amplifier which can reduce a duty cycle distortion in an output signal when it is used in a phase locked loop (PLL) or a delay locked loop (DLL).例文帳に追加

位相固定ループ（ＰＬＬ）又は遅延同期ループ（ＤＬＬ）に使用される場合、出力信号のデューティ比の歪曲を減少させること。 - 特許庁

To provide a DLL circuit capable of reliably stabilizing delay time in one period of an input clock signal.例文帳に追加

本発明は、遅延時間を入力クロック信号の１周期に確実に安定させることが可能なＤＬＬ回路を提供することを目的とする。 - 特許庁

To provide a semiconductor storage device for operating by synchronization with a high speed system clock even though synchronization circuits such as DLL or PLL are not used.例文帳に追加

ＤＬＬやＰＬＬなどの同期回路を用いなくとも高速なシステムクロックに同期して動作する半導体記憶装置を提供する。 - 特許庁

To provide a DLL circuit capable of precisely generating a delay clock signal, having a prescribed phase difference with respect to an external clock signal.例文帳に追加

外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。 - 特許庁

To provide a dynamic semiconductor storage device which achieves a stable clock generating operation and a low power consumption with high accuracy and is provided with a DLL, and to provide a semiconductor memory circuit device and a semiconductor integrated circuit device.例文帳に追加

安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備えたダイナミック型半導体記憶装置等を提供する。 - 特許庁

To provide a dynamic type semiconductor memory apparatus or the like provided with a DLL in which clock generating operation is stable, high accuracy and low power consumption are realized.例文帳に追加

安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備えたダイナミック型半導体記憶装置等を提供する。 - 特許庁

To provide a storage device that evaluates itself even when a DLL circuit does not execute a locking operation after self-refresh.例文帳に追加

セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置の評価を行うことが可能な記憶装置を提供する。 - 特許庁

To provide a DLL circuit which does not adjust the delay line in opposite direction under the effect of noise, nor causes entering of a loop under the effect of jitter component.例文帳に追加

ノイズの影響でディレイラインが逆方向に調整されたり、ジッタ成分の影響でループに入ることのないＤＬＬ回路を提供する。 - 特許庁

When the movement velocity (v) of the mobile station is not higher than the lower limit velocity (vmin) (Yes in S3), the loop bandwidth (Bl) of the DLL is set to its lower limit (Blmin) (S4).例文帳に追加

移動局の移動速度（ｖ）が下限速度（ｖmin）以下のときには（Ｓ３のＹｅｓ）、ＤＬＬのループ帯域幅（Ｂl）をその下限（Ｂlmin）に設定する（Ｓ４）。 - 特許庁

To provide a DLL circuit for concurrently solving problems about reducing jitter, widening a lock range, raising the maximum operation frequency, and reducing power consumption.例文帳に追加

ジッタを小さくする、ロックレンジを広くする、最高動作周波数を上げる及び消費電力を下げることを同時に満たすＤＬＬ回路を提供する。 - 特許庁

The application program module 205 communicates with the action DLL 215 for extracting action related to the semantic label and displays it to the user.例文帳に追加

アプリケーションプログラムモジュール２０５は、セマンティックラベルに関連付けられているアクションを取り出すためにアクションＤＬＬ２１５と通信してユーザに表示する。 - 特許庁

When the movement velocity (v) of the mobile station is not lower than the upper limit velocity (vmax) (Yes in S1), the loop bandwidth (Bl) of the DLL is set to its upper limit (Blmax) (S2).例文帳に追加

移動局の移動速度（ｖ）が上限速度（ｖmax）以上のときには（Ｓ１のＹｅｓ）、ＤＬＬのループ帯域幅（Ｂl）をその上限（Ｂlmax）に設定する（Ｓ２）。 - 特許庁

The timing resolution of a delay line based on DLL can be achieved by varying the number of delay stages in a master voltage-controlled delay line.例文帳に追加

マスタ電圧制御遅延線における遅延段の数を可変にすることによって、ＤＬＬに基づく遅延線のタイミング分解能を達成することができる。 - 特許庁

To obtain a DAC for use in an analog DLL, in which most importantly a current having a large variation can be generated.例文帳に追加

本発明は、アナログ型ＤＬＬに用いられるＤＡＣにおいて、変化量の大きな電流を発生できるようにすることを最も主要な特徴とする。 - 特許庁

To provide a DLL circuit for determining an amount of delay at high speed even if the number of bits of a count signal for adjusting FDL is increased.例文帳に追加

ＦＤＬを調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能なＤＬＬ回路を提供する。 - 特許庁

Thus, it is not necessary to provide DLL 30a in the demodulation circuits 3B, 3C with the PD 31 and the LPF 32, such that the circuit area is reduced.例文帳に追加

これにより、復調回路３Ｂ，３ＣにおけるＤＬＬ３０ａには、ＰＤ３１とＬＰＦ３２とを設ける必要がなくなり、回路面積が縮小される。 - 特許庁

A DLL circuit 100 generates a control clock DLLCLK specifying the operation timing of a data output buffer 50 based on an external clock EXTCLK.例文帳に追加

ＤＬＬ回路１００は、外部クロックＥＸＴＣＬＫに基づいて、データ出力バッファ５０の動作タイミングを指定する制御クロックＤＬＬＣＬＫを生成する。 - 特許庁