「DLL」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The same delay quantity as the delay quantity of the input initial circuit and the output circuit is obtained by the output delay circuits 100 and 110, and compounding delay quantity in the DLL circuit is realized.例文帳に追加

出力遅延回路１００，１１０と入力遅延回路１４０によって、入力初段回路と出力回路の遅延量と同じ遅延量が得られ、ＤＬＬ回路での遅延量の合わせ込みが実現される。 - 特許庁

In the spread spectrum clock generating circuit, a DLL circuit 8 delays the oscillation clock signal CLKO from a VCO 7 and outputs delayed clock signals CLKD1 to CLKD10 having different phases respectively.例文帳に追加

このスペクトラム拡散クロック発生回路において、ＤＬＬ回路８は、ＶＣＯ７からの発振クロック信号ＣＬＫＯを遅延させ、それぞれ位相の異なる遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０を出力する。 - 特許庁

With a movement velocity (v) of a mobile station in the range of a lower limit velocity (vmin) and an upper limit velocity (vmax) (No in S1 and No in S3), a loop bandwidth (Bl) of a DLL is increased in proportion to the movement velocity (v) (S6).例文帳に追加

移動局の移動速度（ｖ）が下限速度（ｖmin）と上限速度（ｖmax）との間の範囲内のときには（Ｓ１のＮｏ，Ｓ３のＮｏ）、ＤＬＬのループ帯域幅（Ｂl）を移動速度（ｖ）に比例して増加させる（Ｓ６）。 - 特許庁

When data are written to a high-speed volatile memory 3, a CPU temperature detection unit 6 is made to detect the temperature of a CPU 2, and register settings are made for a DLL 14 for writing on the basis of the detection result.例文帳に追加

高速揮発性メモリ３にデータを書き込む場合には、ＣＰＵ温度検出部６にＣＰＵ２の温度を検出させて、この検出結果に基づいて、書き込み用ＤＬＬ１４に対してレジスタ設定を行う。 - 特許庁

To prevent an internal circuit from malfunctioning due to the input of an input signal in wrong timing before the phase adjustment of a DLL circuit is completed, when a power source is turned on or at the time of recovery from power-down operation.例文帳に追加

電源投入時やパワーダウン動作からの復帰時に、ＤＬＬ回路の位相調整が整わない間に、誤ったタイミングで入力信号が取り込まれて、内部回路の誤動作を招くことを防止する。 - 特許庁

The microcomputer 15 controls duty ratios of driving signals DLH and DLL of switching elements QH and QL on the basis of an output voltage of the circuit 13 so that a current of the load L becomes a target value, wherein a signal resulting from delaying the phase of the driving signal DLH by a fixed minute time is output as the driving signal DLL.例文帳に追加

そして、還流用ダイオード１１と、抵抗Ｒ０の両端電圧を入力とする差動増幅回路１３と、マイコン１５とを備え、マイコン１５は、ＱＨ，ＱＬの駆動信号ＤＬＨ，ＤＬＬのデューティ比を上記回路１３の出力電圧に基づき、負荷Ｌの電流が目標値となるように調節するが、駆動信号ＤＬＨの位相を微小一定時間だけ遅らせた信号を、駆動信号ＤＬＬとして出力する。 - 特許庁

More preferably, the first external power source is utilized for the delay unit part of the variable delay circuit of the DLL circuit and the power source noise generated in the second external power source is prevented from being transmitted to the variable delay circuit.例文帳に追加

本発明では、より好ましくは、ＤＬＬ回路の可変遅延回路の遅延ユニット部に、上記の第１の外部電源が利用され、第２の外部電源に発生する電源ノイズが可変遅延回路に伝わらないようにする。 - 特許庁

To provide a clock phase shift circuit which can adjust a phase shift of an input clock without depending upon fluctuations of a process condition, a power supply voltage, a temperature or the like and has an occupancy area smaller than that when using a conventional DLL circuit.例文帳に追加

プロセス条件、電源電圧、温度等の変動によらず、入力クロックの位相シフトの調整ができ、かつ、従来のＤＬＬ回路を用いた場合と比較して占有面積の小さいクロック位相シフト回路を提供する。 - 特許庁

When data are read out of the high-speed volatile memory 3, the CPU temperature detection unit 6 is made to detect the temperature of the CPU 2, and register settings are made for a DLL 11 for reading on the basis of the detection result.例文帳に追加

また、高速揮発性メモリ３からデータを読み出す場合には、ＣＰＵ温度検出部６にＣＰＵ２の温度を検出させて、この検出結果に基づいて、読み出し用ＤＬＬ１１に対してレジスタ設定を行う。 - 特許庁

A DLL (delay locked loop) 211 compares the clock outputted from the multiplication PLL 107 with a clock obtained by delaying the clock outputted from the multiplication PLL 107, and produces a delay signal having a predetermined delay amount based on a result of comparison.例文帳に追加

ＤＬＬ２１１は、逓倍ＰＬＬ１０７から出力されたクロックと、逓倍ＰＬＬ１０７から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。 - 特許庁

The first DLL circuit forms a first clock signal taken through the first buffer and a first interior clock signal so that phase difference for the first interior clock signal transmitted to the first circuit becomes small.例文帳に追加

上記第１ＤＬＬ回路は、上記第１バッファを介して取り込まれた第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように第１内部クロック信号を形成する。 - 特許庁

The demodulation circuit 3A has a second synchronizing circuit (DLL) 30, a clock selector circuit (SEL) 25, a sampling register (Sampler) 28, an alignment calculation circuit (calculator) 40, a decoder circuit (Decoder) 50 and a local buffer (BUF).例文帳に追加

復調回路３Ａは、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）とを有する。 - 特許庁

To provide a circuit and a method for clock control which can decrease a circuit scale and eliminate a delay difference in a short time as compared with the case wherein a PLL circuit and a DLL circuit are used as a circuit which eliminates a delay difference on the whole clock transmission line.例文帳に追加

クロック伝達線全体での遅延差を無くす回路において、ＰＬＬ回路やＤＬＬ回路を用いた場合と比べて、回路規模を縮減し、短時間に遅延差を無くすことができるクロック制御回路及び方法。 - 特許庁

Devices and methods for controlling active termination resistors can control on/off of the active termination resistors irrespective of an operational mode of a delay locked loop (DLL) or a phase locked loop (PLL), and this reduce data bubbles.例文帳に追加

本発明に係る能動終端抵抗を制御するための装置及び方法は、遅延同期ループまたは位相同期ループの動作モードにかかわらず終端抵抗のオン／オフを制御できるため、データバブルを最小化させることができる。 - 特許庁

The first power supplies are used for a phase coincidence detecting part (or simply comparing part) in the phase comparator circuit of the DLL circuit to prevent the power supply noise generated in the second external power supplies from being transmitted to the phase coincidence detecting part.例文帳に追加

また、ＤＬＬ回路の位相比較回路内の位相一致検出部（または単に比較部）に上記第１の電源が利用され、第２の外部電源に発生する電源ノイズが位相一致検出部に伝わらないようにする。 - 特許庁

For such a operation, the input circuit 3 generates an input fetch control signal CLK2 by using a lock-on signal JST, adjust a signal ϕAj, or an input stop reset signal A of, for example, a DLL circuit 2.例文帳に追加

かかる動作を行うために、入力回路３は、例えばＤＬＬ回路２のロックオン信号ＪＳＴやアジャスト信号φAJ或いは入力停止解除信号Ａを利用して、入力取り込み制御信号CLK2を生成する。 - 特許庁

A phase adjustment circuit 31 of the slave DLL circuit 12 performs correction corresponding to a change in the first stage number data Ds1 to generate second stage number data Ds2 when the first stage number data Ds1 transits between two values.例文帳に追加

スレーブＤＬＬ回路１２の位相調整回路３１は、第１段数データＤｓ１が２つの値の間で遷移している場合、第１段数データＤｓ１の変化に応じた補正を行って第２段数データＤｓ２を生成する。 - 特許庁

The DLL circuits has a counter control circuit 40, which is equipped with inverters 401, 403, 409, and 414, NANDs 402, 404, 405, and 408, shift registers 406, 407, 416, and 417, clocked inverters 410 to 413, and a NOR gate 415.例文帳に追加

ＤＬＬ回路は、カウンタ制御回路４０を有し、カウンタ制御回路４０は、インバータ４０１，４０３，４０９，４１４と、ＮＡＮＤ４０２，４０４，４０５，４０８と、シフトレジスタ４０６，４０７，４１６，４１７と、クロックドインバータ４１０〜４１３と、ＮＯＲゲート４１５とを備える。 - 特許庁

To increase operation speed of a synchronous DRAM, etc., and a system including this and to reduce power consumption by improving an output phase synchronous characteristic of a synchronous DRAM and the like having a double data rate mode and provided with a DLL circuit, and reducing its current consumption.例文帳に追加

ダブルデータレートモードを有しＤＬＬ回路を備えるシンクロナスＤＲＡＭ等の出力位相同期特性を改善し、その消費電流を低減して、シンクロナスＤＲＡＭ等及びこれを含むシステムの高速化及び低消費電力化を図る。 - 特許庁

Also, more preferably, the first power source is utilized for a phase matching detection part inside the phase comparator circuit of the DLL circuit (or simply a comparison part) and the power source noise generated in the second external power source is prevented from being transmitted to the phase matching detection part.例文帳に追加

また、より好ましくは、ＤＬＬ回路の位相比較回路内の位相一致検出部（または単に比較部）に、上記の第１の電源が利用され、第２の外部電源に発生する電源ノイズが位相一致検出部に伝わらないようにする。 - 特許庁

The switching circuit 9 gives read data D1 to Di of the memory circuit 8 to a data output circuit 10 in normal operation, and gives count signals C1 to Cj of an up/down counter 4 being included in a DLL circuit 2 to the data output circuit 10 on test.例文帳に追加

切換回路９は、通常動作時はメモリ回路８の読出データＤ１〜Ｄｉをデータ出力回路１０に与え、テスト時はＤＬＬ回路２に含まれるアップ／ダウンカウンタ４のカウント信号Ｃ１〜Ｃｊをデータ出力回路１０に与える。 - 特許庁

The DLL (Delayed Locked Loop) integrated circuit comprises a control circuit which responds to at least a delay element and a 1st clock signal relating to occurrence of a internal clock signal, and periodically adjusts delay of at least one delay element.例文帳に追加

内部クロック信号の発生と関連する少なくとも一つの遅延要素及び第１クロック信号に応答して前記少なくとも一つの遅延要素の遅延を周期的に調整する制御回路を備えるＤＬＬ集積回路が提供される。 - 特許庁

A DLL circuit 100 generates internal clocks CLK_-PF, CLK_-NF delayed by proper quantity, further, and generates internal clocks CLK_-FF, CLK_-SF which can drive the data output circuit after CAS latency from the inter clocks CLK_-PF, CLK_-NF based on an internal signal NZPCNT.例文帳に追加

ＤＬＬ回路１００は、外部クロックを適当量遅延した内部クロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを生成し、さらに、内部信号ＮＺＰＣＮＴに基づいて、データ出力回路をＣＡＳレイテンシ後に駆動できる内部クロックＣＬＫ＿ＦＦ，ＣＬＫ＿ＳＦを内部クロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦから生成する。 - 特許庁

The variations of the circuit characteristics of the LSI circuit 100 are detected, by detecting the variation in the amount of delay of a unit delay element, from a delay amount control signal of a digital DLL circuit 50 using the unit delay element 10 of a multiple stages.例文帳に追加

多数段の単位遅延素子１０を使用したディジタルＤＬＬ回路５０の遅延量制御信号から単位遅延素子の遅延量の変動を検出することによってＬＳＩ回路１００の回路特性の変動を検出する構成である。 - 特許庁

When an apparatus equipped with such a DLL circuit is powered ON, an internal oscillation circuit 80 generates clocks of a number corresponding to the number of delay units needed to put the input clock CLK and output clock OCLK in phase with each other.例文帳に追加

ＤＬＬ回路を備える機器の電源立ち上げ時には、内部発振回路８０によって、入力クロックＣＬＫと出力クロックＯＣＬＫとの位相を合わせるために必要な遅延ユニットの数に対応したクロック数のクロックを生成する。 - 特許庁

The detection line is charged/discharged in response to the internal clock signal in the even cycle, the duty detection circuit is applicable to a multi-phase DLL circuit and the potential difference appearing on the detection line can be ensured sufficiently.例文帳に追加

これにより、偶数サイクルの内部クロック信号に対応して検出ラインが充放電されることから、多相式のＤＬＬ回路への適用が可能であるとともに、検出ラインに現れる電位差を十分に確保することが可能となる。 - 特許庁

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31.例文帳に追加

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 - 特許庁

Further, the DLL 43 is provided with a limiter 52 for limiting the range of a phase error component and an asymmetrical gain circuit 53 for changing the size of a gain corresponding to the polarity of a phase error, thereby preventing a timing step-out due to phasing and multipath.例文帳に追加

さらに、ＤＬＬ４３に、位相誤差成分のレンジを制限するリミッタ５２や、位相誤差の極性に応じてゲインの大きさを変えている非対称ゲイン回路５３を設けて、フェージングやマルチパスによるタイミング同期外れの防止を図っている。 - 特許庁

This DLL circuit is equipped with a delay circuit 20 between a clock buffer 5 and an output buffer 10 so as to put the input clock CLK inputted to the clock buffer 5 and the output clock OCLK outputted from the output buffer 10 in phase with each other.例文帳に追加

このＤＬＬ回路には、クロックバッファ５に入力される入力クロックＣＬＫと出力バッファ１０から出力される出力クロックＯＣＬＫとの位相を合わせるために、これらバッファ間に遅延回路２０が備えられている。 - 特許庁

A PDA printing program 108 is a DLL file sharable with the plurality of pieces of application software, and produces printing form data wherein print data are disposed on the form to transmit them to a printer driver 112 when receiving the print data.例文帳に追加

ＰＤＡ印刷プログラム１０８は、複数のアプリケーションソフトウェアが共有可能なＤＬＬファイルであり、印刷データを受け取ると、帳票上に当該印刷データを配置した印刷用の帳票データを作成してプリンタドライバ１１２に送信する。 - 特許庁

To provide a semiconductor memory device that generates a duty-corrected delay locked clock and corrects duty only by one DLL and efficiently corrects the duty ratio of an inputted clock signal to be outputted.例文帳に追加

デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。 - 特許庁

The second DLL circuit forms a second clock signal taken through the second buffer and a second interior clock signal so that phase difference for the second interior clock signal transmitted to the second circuit becomes small.例文帳に追加

上記第２ＤＬＬ回路は、上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように上記第２内部クロック信号を形成する。 - 特許庁

When a high-speed operation is not requested, the low power consumption of an entire system is achieved by lowering the frequency of a clock signal supplied to a memory module while fixing a reference clock signal supplied to a DLL circuit.例文帳に追加

高速動作が要求されない場合においては、ＤＬＬ回路に供給するリファレンスクロック信号を固定したまま、メモリモジュールに供給するクロック信号の周波数を低くすることによって、システム全体の低消費電力化を達成する。 - 特許庁

A second DLL circuit 30, comprising a second variable delay circuit 36 and a circuit to be evaluated 50 connected to the delay circuit 36, receives the delayed clock signal DCLK and outputs a second output clock signal OUT2, having the same phase as the reference clock signal REFCLK.例文帳に追加

第２可変遅延回路３６に被評価回路５０を接続した第２ＤＬＬ回路３０は、遅延クロック信号ＤＣＬＫを受け、参照クロック信号ＲＥＦＣＬＫと同じ位相の第２出力クロック信号ＯＵＴ２を生成する。 - 特許庁

To provide a differential delay circuit and a DLL circuit in which an amplitude attenuation is not generated in an outputted clock waveform even if a gate voltage supplied to a transistor for the current control of the current control means approximates to the threshold Vth of the transistor.例文帳に追加

電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力されるクロック波形に振幅減衰が生じることのない差動遅延回路及びＤＬＬ回路を提供すること。 - 特許庁

In a DLL operation mode, a delay locked loop circuit is constituted of a variable delay circuit 110, a phase comparison circuit 120, a shift logic circuit 180, a delay control value retention circuit 170, a variable constant current circuit 140, and a voltage generation circuit 150.例文帳に追加

ＤＬＬ動作モードでは、可変遅延回路１１０と、位相比較回路１２０と、シフト論理回路１８０と、遅延制御値保持回路１７０と、可変定電流回路１４０と、電圧生成回路１５０とによりディレイロックドループ回路が構成される。 - 特許庁

An holdover part is provided a memory 15, a frame counter 11, an up/down counter 12, an up/down control circuit 13, a control part 14, and a decoder circuit 16, thus obtaining this digital DLL device for suppressing the fluctuation of the clock frequency in trouble with the relatively small memory capacity.例文帳に追加

ホールドオーバー部は、メモリ１５と、フレームカウンター１１と、アップ・ダウンカウンター１２と、アップ・ダウン制御回路１３と、コントロール部１４と、デコーダ回路１６を有し、比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧するデジタルＰＬＬ装置が得られる。 - 特許庁

To provide semiconductor design technologies, and more particularly, a delay locked loop (DLL) circuit for a synchronous DRAM, which enables a more stable operation when a semiconductor operates in a power-down mode for low power.例文帳に追加

半導体設計技術、特に、同期式ＤＲＡＭの遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＬＬ）回路、さらに詳細には、半導体の低電力動作のためのパワーダウンモード動作の際、安定した動作を行う遅延固定ループ回路を提供すること。 - 特許庁

The DLL circuit is constituted to respond to detection of excessive phase difference between the 1st clock signal and a feedback clock signal generated from the internal clock signal, and to stop adjustment of at least one period for phase of the internal clock signal.例文帳に追加

前記ＤＬＬは、前記第１クロック信号及び前記内部クロック信号から生成されるフィードバッククロック信号間での過度位相差の検出に応答して前記内部クロック信号の位相に対する少なくとも一周期の調整を遮断するように構成されうる。 - 特許庁

To provide a delay locked loop capable of increasing an operating frequency of a DRAM even when a frequency of an input clock increases, by ensuring operating margin that can generate a rising/polling out enable signal R/FOUTEN by a second DLL clock FCLK_DLLOE.例文帳に追加

入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。 - 特許庁

To realize a low jitter operation in a PLL or a DLL circuit by properly detecting the synchronization of two signals, a reference clock signal and a clock signal to be compared therewith, with a phase differential signal being continuously output by a phase comparator which compares the phases of these two signals.例文帳に追加

基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現する。 - 特許庁

A clock generating circuit is connected to a counter circuit which controls an operation timing of the DLL circuit etc. and gives a clock signal intermittently to the counter circuit from the clock generating circuit, so that the clock circuit intermittently operates and the power-saving is attained.例文帳に追加

ＤＬＬ回路等の動作タイミングを制御するカウンタ回路に対して、クロック生成回路を接続し、当該クロック生成回路から間欠的にクロック信号をカウンタ回路に与えることによって、クロック回路を間欠的に動作させ、省電力化を図ることができる。 - 特許庁

To provide a device for controlling an ODT (On-Die Termination) by which the useless consumption of current can be reduced by controlling a clock signal in the disable state of the ODT and a DLL (Delay Locked Loop) in particular.例文帳に追加

本発明はオンダイターミネーション制御装置に関し、特に、ＯＤＴ（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）とＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のディセーブル状態でクロック信号を制御し電流の無駄使いを抑えることのできるオンダイターミネーション制御装置を提供すること。 - 特許庁

To provide an integrated circuit in which guaranteed operational frequency band required for a DLL can be lowered and which generates two clock signals having a frequency, obtained by multiplying a reference clock signal by two, respectively and also having a phase difference, and a display device and electronic equipment.例文帳に追加

ＤＬＬに求められる保証動作周波数帯域を低め、基準クロック信号が二逓倍された周波数をそれぞれ有し、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及び電子機器を提供する。 - 特許庁

When the output buffer drive signal BUFON<4:0> is inputted to an output replica circuit 21 in a DLL circuit 20 with an output circuit 10 of the latter stage, the impedance of the output replica circuit is adjusted following the adjustment of output impedance.例文帳に追加

出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は、後段の出力回路１０とともにＤＬＬ回路２０内部の出力レプリカ回路２１に入力されると、出力インピーダンスの調整に追随して出力レプリカ回路のインピーダンスを調整する。 - 特許庁