「DRAM address」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

An interface part 2 transfers data not with a DRAM 4 but with a register 6 when an area designated by an address signal ADD. is a logic control area.例文帳に追加

インタフェース部２は、アドレス信号ＡＤＤ．で指定される領域が、ロジック制御領域である場合には、ＤＲＡＭ４とデータを授受する代わりに、レジスタ６とデータ授受を行なう。 - 特許庁

A CAS generating circuit 106 generates a/CAS(column address select) signal and an ADD-SEL signal based on a/RAS2 signal, a/CS-DRAM signal, and a CPU-ASTB signal.例文帳に追加

ＣＡＳ生成回路１０６は、／ＲＡＳ２信号と／ＣＳ−ＤＲＡＭ信号とＣＰＵ−ＡＳＴＢ信号とＣＬＫＯＵＴ信号をもとに／ＣＡＳ信号とＡＤＤ−ＳＥＬ信号を生成する。 - 特許庁

Writing control circuits 22-24 give a write instruction to write image processing data generated by processing an image signal at a predetermined address of the DRAM 2.例文帳に追加

書込制御回路２２〜２４は、映像信号の処理によって生成された映像処理データをＤＲＡＭ２の所定のアドレスに書き込む書込指示を行う。 - 特許庁

The cache system 10 performs look-ahead operation by first-out of a read address to the DRAM 11, and write-back operation wherein data are written later in a lump.例文帳に追加

キャッシュシステム１０は、ＤＲＡＭ１１に対してリードアドレスの先出しによる先読み動作と、データをまとめて後から書き込むライトバック動作を行う。 - 特許庁

To obtain a minute capacity measuring apparatus which can measure capacity of a bit line, a word line, or the like specifying an address of a memory cell array of a DRAM or the like.例文帳に追加

ＤＲＡＭ等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定することができる微小容量測定装置を得る。 - 特許庁

The number of simultaneous activities at the refresh of a memory cell array is kept as it is by setting an internal test mode, and at the refresh operation of a DRAM, the operation is carried out by an externally inputting address signal not an internally generating address signal.例文帳に追加

内部のテストモードを設定することで、メモリセルアレイのリフレッシュ時の同時活性数をそのままで、ＤＲＡＭのリフレッシュ動作時には、内部発生アドレス信号ではなく外部入力アドレス信号によって動作を行う。 - 特許庁

A DRAM 10 comprises an execution instruction means instructing execution of refreshing, an address specifying means specifying a row address of a memory cell to be refreshed, and an execution means refreshing a memory cell of a row address specified by the address specifying means when execution of refreshing is instructed from the execution instruction means.例文帳に追加

本発明のＤＲＡＭ１０は、リフレッシュの実行を指示する実行指示手段と、リフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定手段と、実行指示手段からリフレッシュの実行を指示されると、アドレス指定手段に指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段と、を含むように構成した。 - 特許庁

The printer is mounted with a memory control circuit which can externally adjust timing when page hit determination processing (processing for determining whether or not an address needs to be reset to the DRAM) is performed.例文帳に追加

印刷装置を、そのコントローラ上に、ページヒット判定処理（アドレスをＤＲＡＭに設定し直す必要があるか否かを判定する処理）を行うタイミングを，外部から調整可能なメモリ制御回路を実装されている装置として構成しておく。 - 特許庁

To provide a bank control circuit if a RAM bus DRAM in which circuit area can be reduced by sharing one bank per two bank in a control circuit controlling respective memory bank and an address latch circuit.例文帳に追加

それぞれのメモリバンクを制御する制御回路とアドレスラッチ回路を２個のバンク当り１個ずつ共有するようにすることにより、回路の面積を減少することができるラムバスＤＲＡＭのバンク制御回路及びこれを利用した半導体メモリ素子を提供する。 - 特許庁

A lookahead DRAM controller 24 of the logic element 14 monitors the bus 36, predicts the contents of the next cycle, loads data for one column in a bank including a predicted address to a corresponding cache 18 and thus performs acceleration.例文帳に追加

ロジック・エレメント１４のルックアヘッドＤＲＡＭコントローラ２４は、バス３６を監視して次のサイクルの内容を予測し、予測されたアドレスを含むバンク中の１列分のデータを対応するキャッシュ１８にロードし、それにより高速化を図る。 - 特許庁

Pixel data in respective block areas BR set so as to laterally and longitudinally divide a source image 30 are stored in memory areas of the same row address in a DRAM type pixel data storage means (pixel data storage unit).例文帳に追加

ソース画像３０を横方向及び縦方向に分割するように設定された各ブロック領域ＢＲ内の画素の画素データをＤＲＡＭ型の画素データ記憶手段（画素データ記憶部）の同一ロウアドレスのメモリ領域上に並べて書き込んで記憶させる。 - 特許庁

To provide a semiconductor integrated circuit device such as a DRAM, wherein a circuit evaluation of a relief circuit is made possible even though there is no product in which the defective cell exists, and efficiency of debugging of a program for evaluating the relief circuit or relieving a defective address is improved.例文帳に追加

ＤＲＡＭ等の半導体集積回路装置において、欠陥セルが存在する製品がなくても、救済回路の回路評価を可能にし、また、救済回路の評価や、不良アドレス救済を行うためのプログラムのデバッグの効率を向上させる。 - 特許庁

Access to a memory space from a CPU 1 or a PCI device 23 usually becomes access to a DRAM 3a via a "c." path depending on an address, or distributed by a Memory Controller 2 to a Disk Controller 6 and the PCI device 23 via a "d." or "d'." path.例文帳に追加

ＣＰＵ１やＰＣＩ Ｄｅｖｉｃｅ２３からメモリ空間へのアクセスは、アドレスによって通常ｃ．のパスを経由してＤＲＡＭ３ａへのアクセスとなるか、ｄ．又はｄ’．のパスを経由してＤｉｓｋ Ｃｏｎｔｒｏｌｌｅｒ６やＰＣＩ Ｄｅｖｉｃｅ２３へとＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ２によって振り分けられる。 - 特許庁

To provide a semiconductor memory which is provided with a memory cell identical with that of a DRAM, operates in SRAM specifications, has a small chip size and a low power consumption, is inexpensive, has no access delay caused by a skew included in an address and generates no memory cell destruction.例文帳に追加

ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置であって、チップサイズが小さく低消費電力かつ安価で、アドレスに含まれるスキューによるアクセスの遅延やメモリセル破壊を引き起こさない半導体記憶装置を提供する。 - 特許庁

A DMA timing control circuit 108 outputs an address issue enable signal AVARID in response to requests REQ1 to 3 from respective channels 121 to 123 and allows a memory controller 130 to issue addresses to a DRAM 131 and an SRAM 132.例文帳に追加

ＤＭＡタイミング制御回路１０８は、各チャンネル１２１〜１２３からのリクエストＲＥＱ１〜３に応じてアドレス発行許可信号ＡＶＡＲＩＤを出力してメモリ・コントローラ１３０にＤＲＡＭ１３１およびＳＲＡＭ１３２へのアドレス発行を許可する。 - 特許庁

This device is a 256 DRAM and has two systems of a voltage for normal control and a voltage for shallowing control for usual control and shallowing control of a negative voltage VBB, and it controls the supply to a mat corresponding to a mat selection address during self-refreshing.例文帳に追加

２５６ＭＤＲＡＭであって、負電圧ＶＢＢの通常制御および浅化制御のために、通常制御のための電圧と浅化制御のための電圧との２系統を持ち、セルフリフレッシュ時にはマット選択アドレスに対応してマットへの供給を制御する。 - 特許庁

In a synchronous DRAM with wide bit width of data, the pins and signal lines 28, 38 of read data and write data are shared by the pins and signal lies of a command COM such as RAS, CAS, WE, bank selection, address ADD, and pieces of data are multiplexed and transferred.例文帳に追加

データのビット幅が広いシンクロナスＤＲＡＭにおいて、読み出しデータと書き込みデータのピンと信号線２８，３８を、ＲＡＳ、ＣＡＳ、ＷＥ等のコマンドＣＯＭ、バンク選択、アドレスＡＤＤのピン及び信号線と共用し、データを多重に転送することを特徴としている。 - 特許庁

To provide a semiconductor memory which has small chip size and small power consumption, is inexpensive, and causes neither delay of access nor memory destruction due to skew included in an address as a semiconductor memory which is equipped with the same memory cells as those of a DRAM and operates with SRAM specification.例文帳に追加

ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置であって、チップサイズが小さく低消費電力かつ安価で、アドレスに含まれるスキューによるアクセスの遅延やメモリセル破壊を引き起こさない半導体記憶装置を提供する。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

A burst control means 18 instructs conversion into data or an address in time of DRAM access or generation thereof on the basis of information of the completion flag read from the management table 16, and transfer requirement held by the transfer address holding means 11, a transfer length holding means 12, and a transfer command holding means 13.例文帳に追加

バースト制御手段１８は、管理テーブル１６から読み出した完了フラグと、転送アドレス保持手段１１、転送レングス保持手段１２及び転送コマンド保持手段１３で保持されている転送要求との各情報を元に、ＤＲＡＭアクセス時のアドレスやデータへの変換又は生成を指示する。 - 特許庁

For instance, in the case that the extraction of the small image of the number 1 is instructed, the pixel data of the first row of the small image of the number 1 are read from the address adr 11 of the DRAM, the pixel data of the second row are read from the address adr 21, and the pixel data of the third and succeeding rows are also successively read while skipping the addresses.例文帳に追加

例えば、番号１の小画像の抽出が指示された場合、ＤＲＡＭのアドレスａｄｒ １１から、番号１の小画像の第１行目の画素データが読み出され、アドレスａｄｒ ２１から、第２行目の画素データが読み出されるといったように、第３行目以降の画素データも、アドレスを飛ばしながら順次読み出される。 - 特許庁

One page of cyan data, magenta data and yellow data are stored, respectively, in the first area 63 of a first DRAM 58 and after continuous color data of respective colors for one raster are read into an SRAM 62 sequentially from the first area 63, the continuous color data are written sequentially, while being skipped, from the SRAM 62 into a second area 64 at the same row address.例文帳に追加

第１ＤＲＡＭ５８の第１領域６３には、シアンデータ、マゼンタデータおよびイエローデータが各色毎に１頁分記憶されており、その第１領域６３から、１ラスタ分の各色毎の連続する色データを順次ＳＲＡＭ６２に読み込んだ後、ＳＲＡＭ６２から第１ＤＲＡＭ５８の第２領域６４の同一のロウアドレス内に順次飛び飛びに書き込む。 - 特許庁

When a rendering sequencer 104 plots the object over a boundary of adjacent band memories, information on a final plotting line of a previous band is held on a stack memory 103, and a DRAM controller 108 sets on the basis of the held information, to offset a plotting start address which shows from which line of the object is required by data of a next band.例文帳に追加

レンダリングシーケンサ１０４が隣接する各バンドメモリの境界に跨ってオブジェクトを描画する際に、先バンドの最終描画ラインの情報をスタックメモリ１０３上に保持して、該保持される情報に基づいて、ＤＲＡＭコントローラ１０８が次バンドのデータがオブジェクトのどのラインから必要なのかを示す描画開始アドレスをオフセット設定する構成を特徴とする。 - 特許庁

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁