「DRAM address」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The DRAM access circuit 110 uses write address data WA generated by an address generating circuit 180 and an adder circuit 182 to access the DRAM 10 and to write the supplied data to the DRAM 10.例文帳に追加

ＤＲＡＭアクセス回路１１０では、アドレス発生回路１８０及び加算回路１８２によって生成される書き込みアドレスデータＷＡを用いてＤＲＡＭ１０にアクセスし、供給された上記データをＤＲＡＭ１０に書き込む。 - 特許庁

In a memory inspection method, the row address and column address of the DRAM for instance are checked and the address using all the physical address pins of the DRAM is decided (step S1).例文帳に追加

メモリ検査方法では、例えばＤＲＡＭのロウアドレス及びカラムアドレスを調べ、ＤＲＡＭの物理的なアドレスピン全て使用しているアドレスを決定する（ステップＳ１）。 - 特許庁

Address signals TA0-TA9 for test being independent respectively are inputted to each DRAM 11-14, and a test of each DRAM 11-14 is performed.例文帳に追加

各ＤＲＡＭ１１〜１４に対しそれぞれ独立の試験用アドレス信号TA0〜TA9を入力し、各ＤＲＡＭ１１〜１４の試験を実施する。 - 特許庁

The performance or non-performance of refreshing is controlled in a ROW address unit of the DRAM or an element unit of the DRAM.例文帳に追加

リフレッシュの実施／非実施の制御はＤＲＡＭのＲＯＷアドレス単位、またはＤＲＡＭの素子単位で実行する。 - 特許庁

To provide a DRAM in which consumption current is reduced in an address comparison circuit for comparing an address signal with a programmed defect address signal.例文帳に追加

アドレス信号とプログラムされた欠陥アドレス信号とを比較するアドレス比較回路における消費電流を低減したＤＲＡＭを提供する。 - 特許庁

A DRAM 219 is addressed in an address space 701 double by a real address area and a mirror address area.例文帳に追加

ＤＲＡＭ２１９は、アドレス空間７０１中において、実アドレス領域とミラーアドレス領域とに重複してアドレス付けされている。 - 特許庁

This circuit is provided with a DRAM core circuit 10 using an address signal multiplexing system, an address decoder 11 of a row system, an address decoder 12 of a column system, and control circuit s NA1-NA4, 15 allotting selectively one part of an input address signal to one part of an address signal of a row system or one part of an address signal of a column system.例文帳に追加

アドレス信号多重化方式を用いたDRAMコア回路10と、ロウ系のアドレスデコーダ11と、カラム系のアドレスデコーダ12と、アドレス信号入力の一部をロウ系のアドレス信号の一部またはカラム系のアドレス信号の一部に選択的に割り当てる制御回路NA1 〜NA4 、15とを具備する。 - 特許庁

An address decoding circuit 103 generates a/CS- DRAM signal based on ADD 0-19 signals.例文帳に追加

アドレスデコード回路１０３はＡＤＤ０〜１９信号をもとに／ＣＳ−ＤＲＡＭ信号を生成する。 - 特許庁

To inspect the mounting state of address pins in a memory such as a DRAM.例文帳に追加

ＤＲＡＭ等のメモリにおけるアドレスピンの実装状態を高速に検査する。 - 特許庁

After access to a first address and before access to a second address, it is determined whether precharge operation in a DRAM is necessary or not.例文帳に追加

第１のアドレスへのアクセス後、第２のアドレスへのアクセス前に、ＤＲＡＭにおいてプリチャージ動作が必要であるか否かを判定する。 - 特許庁

This device has such constitution that a series of operation can be finished by two clocks of row address strobe operation and column address strobe operation of DRAM operation.例文帳に追加

ＤＲＡＭ動作のロウアドレスストローブ動作とカラムアドレスストローブ動作の２つのクロックで一連の動作を終了できる構成とする。 - 特許庁

In registering a spot, a control section 10 of a navigation device 1 stores an address and image data in a DRAM 12 so that the address and the image data are associated with each other.例文帳に追加

ナビゲーション装置１の制御部１０は、登録地点を登録する際に、住所及び画像データを対応付けてＤＲＡＭ１２に記憶させる。 - 特許庁

When preparations for address signal fetch are made, the DRAM 230 asserts an address acknowledgement signal AA and sends a specific number of address signals from the bus master 210 to the DRAM 230 in order to transfer data.例文帳に追加

調停回路は、アドレスアクノリッジ信号をモニタし所定数のアドレスの転送が終了したと判断した時点で、前記データ転送が完了する前に、スレーブ選択信号および第1バスマスタへのバスグラント信号を解除し、第2バスマスタに対してバスグラント信号を出す。 - 特許庁

A management table 16 manages a burst address space obtained by dividing an address space of the mounted cache memory by a burst length of a DRAM, and a completion flag showing completion or non-completion of the initialization processing of DRAM data in a burst address space unit.例文帳に追加

管理テーブル１６は、実装されたキャッシュメモリのアドレス空間をＤＲＡＭのバースト長で分割したバーストアドレス空間と、そのバーストアドレス空間単位でＤＲＡＭデータの初期化処理の完了又は未完了を示す完了フラグとを管理する。 - 特許庁

The DRAM concretely stores the newest VAT extracted from a recording medium and an actual logical address on the recording medium at which a virtual partition is started as a cross- reference table.例文帳に追加

DRAMは、具体的に、記録媒体上から抽出された最新のVATと、仮想パーティションが開始される記録媒体上の実際の論理アドレスとを対応テーブルとして記憶する。 - 特許庁

To maximize use efficiency so that information rate for all DRAM pins become always approximately equal while the number of address control pins and signal lines required to access the DRAM is made to the minimum.例文帳に追加

ＤＲＡＭにアクセスするのに必要なアドレス制御ピンと信号線の数を最小限にすると同時に、すべてのＤＲＡＭピンの情報率が常にほぼ等しくなるように使用効率を最大限にすること。 - 特許庁

In the DRAM memory system, the address line and the control line are combined, the information is multiplexed, and the information rate for the DRAM pin is made to become always approximately equal.例文帳に追加

本発明のＤＲＡＭメモリ・システムでは、アドレス線と制御線を統合し、情報を多重化して、ＤＲＡＭピンの情報率が常にほぼ等しくなるようにする。 - 特許庁

The arbitrating circuit 250 selects, e.g. a DRAM 230 with the address signal and sends a select signal ME-DRAM.例文帳に追加

スレーブデバイスがアドレス信号を内部に取り込む準備が出来た時点で、アドレスアクノリッジ信号を送出し、この信号がアサートされている間に所定数のアドレスが順次転送される。 - 特許庁

Also, the information processor is provided with a DRAM controller 7 for performing access to a DRAM 8 by designating the low address signal RA and the column address signal CA, and for, when access to the memory address whose low address signal RA is the same is continuously performed more than once, not designating the low address signal RA in the second and following access.例文帳に追加

また、ローアドレス信号ＲＡ、及びカラムアドレス信号ＣＡを指定してＤＲＡＭ８へのアクセスを行うと共に、ローアドレス信号ＲＡが同一であるメモリアドレスへのアクセスが複数回連続する場合、二回目以降のアクセスにおいてローアドレス信号ＲＡの指定を行わないＤＲＡＭコントローラ７を備えた。 - 特許庁

SYNCHRONIZING DRAM HAVING TEST MODE WHICH CAN PERFORM AUTOMATIC REFRESH OPERATION BY EXTERNAL ADDRESS, AND AUTOMATIC REFRESH METHOD例文帳に追加

外部アドレスにより自動リフレッシュ動作が行えるテストモードを有する同期式ＤＲＡＭ及び自動リフレッシュ方法 - 特許庁

An access controller A_CONT generates the address for performing control of total operation of CHIP 2 and access to the DRAM.例文帳に追加

アクセスコントローラＡ＿ＣＯＮＴはＣＨＩＰ２全体動作の制御と、ＤＲＡＭへアクセスを行うためのアドレスを発生する。 - 特許庁

A memory device changes a shape of a logic address map of a DRAM core in accordance with a page length specifying signal outputted from a mode register.例文帳に追加

メモリデバイスは、モードレジスタから出力されるページ長指定信号に応じて、ＤＲＡＭコアの論理アドレスマップ形状を変更する。 - 特許庁

Address allotment of a X decoder (mat row selecting line) pf a DRAM 10 having a plurality of blocks are made different for each block.例文帳に追加

複数のブロックを有するＤＲＡＭ１０のＸデコーダー（マット行選択線）のアドレス割付をブロック毎に違える。 - 特許庁

The arbitrating circuit 250 monitors the signal AA and resets the signals ME-DRAM and BG-P1 after the address signals are transferred, thereby sending a bus grant signal BG-P2 to a 2nd bus master 220 having sent a 2nd bus request BR-P2 out.例文帳に追加

スレーブデバイスがデータアクノリッジ信号をアサートしている期間内に、バスマスタとの間でデータが転送される。 - 特許庁

To provide an information processor capable of reducing the degradation of an access speed to a DRAM while encrypting an address.例文帳に追加

アドレスを暗号化しつつ、ＤＲＡＭへのアクセス速度の低下を低減することができる情報処理装置を提供する。 - 特許庁

Since the data signal provided via the data wiring and a clock/command address signal provided via the clock wiring/command address wiring are transmitted and received in the DRAMs and the MC at distinct timing, circuits for matching the timing are arranged in the DRAMs and the MC.例文帳に追加

データ配線を通して与えられるデータ信号と、クロック配線／コマンド・アドレス配線を通して与えられるクロック／コマンド・アドレス信号とは、異なるタイミングでDRAM及びMCにおいて送受されるから、タイミングを整合する回路をDRAM及びMCに設ける。 - 特許庁

DRAM devices and SRAM devices have a NAND interface system (interface system in which the same pin is commonly used for an address and data) so as to be coupled directly to a bus (address/data bus and control bus) of a NAND flash memory device connected to a microprocessor.例文帳に追加

本発明によると、DRAM装置及びSRAM装置はマイクロプロセッサーに連結されたNAND型フラッシュメモリ装置のバス（アドレス/データバス及び制御バス）に直接連結されるようにNANDインターフェイス方式（同一のピンがアドレス及びデータに共通に使用されるインターフェイス方式）を有する。 - 特許庁

Concerning a DRAM in 2Tr1C configuration, an address is latched by an address latch circuit 3 in advance, a word line 9a on the side of Aport corresponding to that address is activated, and data corresponding to a sense amplifier 7a are latched.例文帳に追加

２Ｔｒ１Ｃ構成のＤＲＡＭにおいて、予めアドレスラッチ回路３にアドレスをラッチしておき、そのアドレスに対応するＡｐｏｒｔ側のワード線９ａを活性化し、センスアンプ７ａに対応するデータをラッチしておく。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

When external address information inputted from the external coincides with the defective address information of the saving address registers 12, 14 in normal access operation after storing the transferred defective address information in the saving address registers 12, 14, the DRAM 10 accesses the redundant memory cell 11.例文帳に追加

ＤＲＡＭ１０は、転送された不良アドレス情報を救済アドレスレジスタ１２、１４に格納した後、通常のアクセス動作時に、外部から入力された外部アドレス情報が、救済アドレスレジスタ１２、１４の不良アドレス情報と一致したときに冗長メモリセル１１にアクセスする。 - 特許庁

A semiconductor device 1 includes a BIST circuit 42 which detects a defective bit of a connected DRAM, and obtains an address of the detected defective bit, a nonvolatile eFuse macro 13 holding the address of the defective bit of the DRAM 2 detected by the BIST circuit 42, and a repair register 51 storing bit information of the address of the defective bit.例文帳に追加

半導体装置１は、接続されるDRAM２のビット不良を検出し、検出したビット不良のアドレスを得るBIST回路４２と、BIST回路４２により検出されたDRAM２のビット不良のアドレスを保持する不揮発性のeFuseマクロ１３と、ビット不良のアドレスのビット情報を記憶するリペアレジスタ５１とを有する。 - 特許庁

The built-in redundancy analysis circuit 400 restricts an effective use region of an address storage circuit which stores the defective address, according to the capacity of a DRAM core to be tested.例文帳に追加

ビルトイン冗長解析回路４００は、テスト対象となるＤＲＡＭコアの容量に応じて、不良アドレスを格納するアドレス記憶回路の有効な使用領域を制限する。 - 特許庁

The register read command may read only a single datum, or may utilize the address bus to address a plurality of data not stored in the DRAM array.例文帳に追加

レジスタ読み出しコマンドは、１つのデータのみを読み出すか、またはアドレスバスを利用して、ＤＲＡＭ配列に記憶されていない複数のデータをアドレス指定し得る。 - 特許庁

Each DRAM 10 comprises a memory cell array 50, saving address register 12, 14 for storing the defective address information, and a redundant memory cell 11 to be substituted for a defective memory cell in the memory cell array 50.例文帳に追加

ＤＲＡＭ１０は、メモリセルアレイ５０と、不良アドレス情報を格納するための救済アドレスレジスタ１２、１４と、メモリセルアレイ５０の欠陥があるメモリセルに対して代替される冗長メモリセル１１と、を有する。 - 特許庁

A logic section 2 outputs a start address and an end address indicating a memory region in which data to be held exists to a DRAM 4 before a mode is shifted to a power down mode in which current consumption is reduced.例文帳に追加

ロジック部２は、消費電流が低減されるパワーダウンモードに移行する前に保存しておくべきデータが存在するメモリ領域を示すスタートアドレスおよびエンドアドレスをＤＲＡＭ部４に出力する。 - 特許庁

To provide memory architecture achieving read or write from the outside of an integrated circuit can be performed, or data transfer between unconcerned DRAM sub-arrays while transferring or reading data from a memory cell specified with the same address to a second DRAM subarray.例文帳に追加

同じアドレス指定されたメモリセルからのデータを第２のＤＲＡＭサブアレイへ転送または読出しつつ、集積回路外部からの読出または書込を可能にし、もしくは、無関係のＤＲＡＭサブアレイ同士間でデータを転送することが可能なメモリアーキテクチャを提供する。 - 特許庁

In the case of arranging the plurality of small images and preparing one composite image, pixel data on the first row of the small image of a number 1 are stored in the address adr 11 of a DRAM first and the pixel data on the second and succeeding rows are successively stored in the prescribed addresses of the DRAM.例文帳に追加

複数枚の小画像を並べて１枚の合成画像を作成する場合、まず、番号１の小画像の第１行目にある画素データがＤＲＡＭのアドレスａｄｒ １１に格納され、第２行目以降にある画素データが、順次、ＤＲＡＭの所定アドレスに格納される。 - 特許庁

The DRAM stores the cross-reference table between the VAT updated at each occasion of update, addition, deletion or the like of a file and a directory and a logical address on the recording medium at which the virtual partition is started just before the main power supply of the digital still camera 1 is turned off.例文帳に追加

DRAMは、ファイルやディレクトリの更新、追加、削除等に伴ってその都度更新されるVATと仮想パーティションが開始される記録媒体上の論理アドレスとの対応テーブルをデジタルスチルカメラ１の主電源がオフになる直前まで記憶する。 - 特許庁

A reading system reads a compressed music data and an address data at a high rate from a recording MD 1 rotated at a high speed, and a shockproof memory controller 15 writes the compressed music data in a DRAM 14 at a high rate, and reads the data from the DRAM 14 at a low rate.例文帳に追加

高速回転される記録用MD１から読み取り系が高レートで圧縮音楽データとアドレス情報を読み取り、ショックプルーフメモリコントローラ15が圧縮音楽データを高レートでDRAM14に書き込み、該DRAM14から低レートで読み出す。 - 特許庁

To provide memory architecture in which read-out or write-in from the outside of an integrated circuit can be performed by transferring or reading out data from a memory cell specified with the same address to a second DRAM subarray, or the transferring of data between unconcerned DRAM sub-arrays can be performed.例文帳に追加

同じアドレス指定されたメモリセルからのデータを第２のＤＲＡＭサブアレイへ転送または読出しつつ、集積回路外部からの読出または書込を可能にし、もしくは、無関係のＤＲＡＭサブアレイ同士間でデータを転送することが可能なメモリアーキテクチャを提供する。 - 特許庁

From the page exceeding signal, a memory controller connected to the microprocessor judges that the address signal has exceeded the page range of the DRAM.例文帳に追加

ページ超過信号によって，マイクロプロセッサに接続されるメモリコントローラは，アドレス信号がＤＲＡＭのページ範囲を越えたと判断することが可能となる。 - 特許庁

When the data written in the step S3 and the data read in the step S4 do not match, it is judged that there is some kind of abnormality in the address pins of the DRAM.例文帳に追加

ステップＳ３で書き込んだデータとステップＳ４で読み込んだデータとが一致していなければ、ＤＲＡＭのアドレスピンに何らかの異常があると判断される。 - 特許庁

The refresh counter RC changes a refreshment interval according to the temperature by an output signal of the temperature measurement module TMP, and generates an address to perform refreshment in accordance with the refreshment interval of the DRAM.例文帳に追加

リフレッシュカウンタＲＣは、温度計測モジュールＴＭＰの出力信号によって温度に応じたリフレッシュ間隔の変更を行い、ＤＲＡＭのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。 - 特許庁

When a region specified by an address signal ADD, is a logic control region, an interface circuit 2 performs delivery and reception of data with a register 6 instead of a DRAM 4.例文帳に追加

インタフェース回路２は、アドレス信号ＡＤＤ．で指定される領域が、ロジック制御領域である場合には、ＤＲＡＭ４とデータを授受する代わりに、レジスタ６とデータ授受を行なう。 - 特許庁

To provide a low power type RAMBUS DRAM in which power consumption is reduced by controlling so that upper and lower series/parallel shift blocks are operated independently by a received bank address.例文帳に追加

本発明は受信されたバンクアドレスにより上部及び下部直列／並列シフトブロックが各々独立的に動作するように制御することにより、電力消耗を減らした低電力型ラムバスＤＲＡＭ（ＲＡＭＢＵＳ ＤＲＡＭ）を提供する。 - 特許庁